[实用新型]一种高导通低漏电的肖特基芯片

说明书

一种高导通低漏电的肖特基芯片，属于半导体技术领域。包括衬底，在衬底表面设置有外延层，在外延层中部形成肖特基界面（4），其特征在于：所述的外延层包括第一外延层和第二外延层，在肖特基界面（4）下部的第二外延层内间隔设置有多个第二单晶硅区（5），在每一个第二单晶硅区（5）的下方分别设置有第一单晶硅区（3），第二单晶硅区（5）的宽度大于其底部对应的第一单晶硅区（3）的宽度。在本高导通低漏电的肖特基芯片中，设置有两层外延层，并通过设置第一单晶硅区和第二单晶硅区，可以有效阻断反向电流，同时有效增大肖特基界面的面积，降低了正向导通的电阻，因此增大了正向导通电流。

技术领域

一种高导通低漏电的肖特基芯片，属于半导体技术领域。

背景技术

近年来由于肖特基势垒二极管（Schottky Barrier Diode，简称SBD）的低导通压降和极短的反向恢复时间对电路系统效率提高引起了人们高度重视并应用广泛。SBD有三个特点较为突出：（1）SBD的开启电压和导通压降均比PIN二极管小，可以降低电路中的功率损耗到较低水平；（2）SBD的结电容较低且工作频率高；（3）SBD是开关速度更快。然而传统的肖特基二极管同样存在如下缺陷：（1）肖特基势垒二极管的反向阻断电压较低，一般低于200V，使之在应用中的效率更低。（2）传统的肖特基二极管其反向漏流较大且对温度敏感。

基于上述缺陷，结势垒肖特基二极管（Junction Barrier SBD，简称结势垒肖特基二极管或JBS肖特基二极管）作为一种增强型肖特基二极管成为研究的热点，结势垒肖特基二极管结构的典型特点是在传统的肖特基二极管的外延层上集成多个PN结呈现梳状。结势垒肖特基二极管在零偏和正偏时肖特基接触部分导通，PN结部分不导通；结势垒肖特基二极管在反偏时PN结耗尽区展宽以致夹断电流通道，有效抑制肖特基势垒降低效应及有效控制反向漏流。所以结势垒肖特基二极管的突出优点是拥有肖特基势垒二极管的通态和快速开关特性，还有PIN二极管的关态和低泄漏电流特性。

然而现有技术中，JBS肖特基二极管在制造过程中，首先采用硼离子注入的方式，但是离子注入时功率往往较小，因此注入形成的P区的深度较浅，因此要想达到设计的P区的深度需另外要长时间的高温扩散，当硼离子向下扩散的同时也向四周扩散，这样导致P结的宽度很大牺牲很多肖特基的导电面积。

另外现有技术中还存在有一种沟槽式肖特基二极管，沟槽式二极管在接入反向电流时利用沟槽间的空乏作用阻断电流导通，由于沟槽的空乏随距离增大而减弱，要想有效阻断电流两个沟槽的间距就不能太大，因此虽然沟槽式肖特基二极管相比较JBS肖特基二极管，电流导通能力有很大提升，但是当芯片正向导通时遇到浪涌电流，芯片承受正向浪涌电流的能力较差。

发明内容

本实用新型要解决的技术问题是：克服现有技术的不足，提供一种设置有两层外延层，并通过设置第一单晶硅区和第二单晶硅区，使得肖特基界面下部外延层的底部间距较小，可以有效阻断反向电流，外延层上部的间隔距离较大，有效增大肖特基界面的面积，降低了正向导通的电阻，因此增大了正向导通电流的高导通低漏电的肖特基芯片。

本实用新型解决其技术问题所采用的技术方案是：该高导通低漏电的肖特基芯片，包括衬底，在衬底表面设置有外延层，在外延层表面中部形成肖特基界面，其特征在于：所述的外延层包括自下而上依次设置在衬底上表面的第一外延层和第二外延层，所述肖特基界面设置在第二外延层上表面中部，在肖特基界面下部的第二外延层内间隔设置有多个第二单晶硅区，在每一个第二单晶硅区的下方分别设置有第一单晶硅区，其中第一单晶硅区自第二外延层向下延伸至第一外延层内，且第二单晶硅区的宽度大于其底部对应的第一单晶硅区的宽度。

优选的，在所述肖特基界面的外圈设置有绝缘层。

优选的，在所述绝缘层的下部还由内而外间隔设置有多个第一单晶硅区，位于绝缘层下部的第一单晶硅区自第二外延层的上表面向下延伸至第一外延层的内部。