[实用新型]一种功率半导体器件

说明书

本实用新型涉及半导体技术领域，具体公开了一种功率半导体器件，包括半导体基板，半导体基板被划分为元胞区和终端保护区，其中，半导体基板包括第一导电类型衬底和第一导电类型外延层，第一导电类型外延层的表面设置有第二导电类型体区；位于元胞区的第二导电类型体区内设置有第一类沟槽，第一类沟槽的沟槽底部伸入第一类导电类型外延层内；位于终端保护区的第二导电类型体区内靠近元胞区的位置设置有至少一根第二类沟槽；第二类沟槽的沟槽深度小于第一类沟槽的沟槽深度，第二类沟槽的沟槽开口宽度小于第一类沟槽的沟槽开口宽度。本实用新型提供的功率半导体器件提升了功率半导体器件的耐压可靠性。

技术领域

本实用新型涉及半导体技术领域，尤其涉及一种功率半导体器件。

背景技术

功率半导体器件通常包括设置用于电流流通的有源区和设置用于保护有源区的终端保护区。当功率半导体器件工作在反向阻断状态时，终端保护区能够缓解有源区的边缘强电场，提高器件耐压，减小器件漏电流的作用。终端保护区的结构，一方面影响着器件耐压的高低；另一方面也影响着器件的芯片面积的大小，即影响有源区内元胞的集成度。

如图1所示为现有普通沟槽MOSFET的结构，以N型器件为例，在MOS器件的截面上，MOS器件终端保护区包含至少一个沟槽结构的分压环，沟槽的内壁覆盖有绝缘氧化层，在覆盖有绝缘氧化层的沟槽内填充有导电多晶硅，沟槽槽口及槽口两侧设置有绝缘介质层，导电多晶硅被绝缘介质层封闭于沟槽内，使分压环内的分压沟槽成为浮置状态。

当器件工作在反向阻断状态时，栅极和源极连接零电位，沟槽内浮置的导电多晶硅感应为高电位，器件反向阻断的电压越高，最靠近元胞区的沟槽内浮置的导电多晶硅感应出的电位越高，由于耗尽层会沿最靠近元胞区的沟槽的侧壁向上弯曲至硅表面，具体来讲，沟槽侧壁为邻近元胞区一侧的沟槽侧壁，如图1中标注的电场集中的位置，因此，耗尽层宽度较原有平行于半导体基板表面方向的耗尽层宽度收窄许多，导致在位于沟槽侧壁上的绝缘栅氧化层表面上形成过强电场，并且最靠近元胞区的沟槽内浮置的导电多晶硅感应出的电位越高，所形成的电场越强，由于绝缘栅氧化层的厚度较薄，耐压能力有限，会降低器件的耐压可靠性。

发明内容

本实用新型提供了一种功率半导体器件，解决相关技术中存在的功率半导体器件的耐压可靠性问题。

作为本实用新型的一个方面，提供一种功率半导体器件，包括半导体基板，所述半导体基板被划分为元胞区和终端保护区，所述元胞区位于所述半导体基板的中心区，所述终端保护区位于所述元胞区的外圈且环绕所述元胞区设置，其中，所述半导体基板包括第一导电类型衬底和位于所述第一导电类型衬底上的第一导电类型外延层，所述第一导电类型外延层的表面设置有第二导电类型体区；

位于所述元胞区的所述第二导电类型体区内设置有第一类沟槽，所述第一类沟槽的沟槽底部伸入所述第一导电类型外延层内；

位于所述终端保护区的所述第二导电类型体区内靠近所述元胞区的位置设置有至少一根第二类沟槽；

所述第二类沟槽的沟槽深度小于所述第一类沟槽的沟槽深度，所述第二类沟槽的沟槽开口宽度小于所述第一类沟槽的沟槽开口宽度。

进一步地，位于所述终端保护区的所述第二导电类型体区内设置有至少一根第三类沟槽，所述第三类沟槽环绕所述第二类沟槽设置；

所述第三类沟槽的沟槽深度不小于所述第一类沟槽的沟槽深度，所述第三类沟槽的沟槽开口宽度不小于所述第一类沟槽的沟槽开口宽度。

进一步地，所述第一类沟槽、第二类沟槽和第三类沟槽的内壁上均形成有栅氧层，所述第一类沟槽、第二类沟槽和第三类沟槽内均设置有导电多晶硅，所述第一类沟槽内的导电多晶硅连接栅极电位，所述第二类沟槽和所述第三类沟槽内的导电多晶硅均浮空设置。

进一步地，位于所述终端保护区的所述第二导电类型体区内设置有3根所述第二类沟槽和3根所述第三类沟槽。