[发明专利]一种应用于时钟数据恢复电路的比例通路增益调节器

说明书

本发明涉及一种应用于时钟数据恢复电路的比例通路增益调节器，属于光通信领域、比例‑‑积分通路分离的时钟数据恢复电路。为了解决时钟抖动性能和锁定时间难以兼顾的问题，在比例‑积分通路分离的电路结构中，通过设置比例通路增益调节装置，实现了比例通路增益的可调节。当VCO频率偏离中心频率较大时，使VCO能够以较大的幅度进行频率调节，保证环路能够在消耗较短时间的情况下锁定；当VCO频率偏离中心频率较小或环路接近锁定时，使VCO能够以较小的幅度进行频率调节，有效降低了恢复时钟的抖动。

技术领域

本发明属于光通信技术领域，同时属于电路设计和数据传输技术领域，涉及用于光通信中的比例-积分通路分离的时钟数据恢复电路(clock and data recoverycircuit，CDR)，为一种应用于时钟数据恢复电路的比例通路增益调节器。

背景技术

CDR广泛用于计算机和光通信领域。CDR主要用于时钟与数据的同步，从携带噪声的数据中提取出时钟信息，对数据进行重定时，恢复出高质量的时钟和数据。如图1为传统比例—积分通路分离CDR的结构示意图。

图2为压控振荡器(Voltage-controlled oscillator，VCO)的原理图。该电路包含电感L、压控电容C₁-C₆，2个PMOS管和1个NMOS管。积分通路可根据电荷泵的电流输出，通过积分电容转化为VCO的控制电压，控制VCO频率小范围、精确地变化。图中Vc即为VCO的控制电压接口，控制电容C₁、C₂；比例通路可根据时钟和数据相位关系的超前、滞后，通过逻辑高、低电平快速地对VCO频率进行调整。由于频率的超前、滞后、保持三种逻辑无法与VCO的频率输出相对应，因此必须加入了如图3所示的转换装置，使逻辑与频率输出一一对应：当超前/滞后的判决结果均为逻辑“1”或“0”时，两个控制字中有一个为“1”，VCO频率不变；当时钟相位超前于数据时，两个控制字均为逻辑“0”，VCO频率下降；当时钟相位滞后于数据时，两个控制字均为逻辑“1”，VCO频率上升。V_bb0、V_bb1为转换装置输出的逻辑控制电平，控制压控电容C₃—C₆。

恢复时钟的抖动大小以及环路的锁定时间是决定一款CDR性能优劣的重要指标。若要缩短环路的锁定时间，可以设计较大的C₃—C₆电容值，但其抖动性能则会大幅下降；若要恢复出低抖动的时钟，可以设计较小的C₃—C₆电容值，但环路会耗费较长的时间才能锁定。时钟抖动性能和锁定时间难以兼顾的问题十分突出。

发明内容

为了克服上述现有技术的缺点，解决时钟抖动性能和锁定时间难以兼顾的问题，改进VCO的组成，在比例-积分通路分离的电路结构基础上，本发明提供了一种应用于时钟数据恢复电路的比例通路增益调节器，使得环路能够在快速锁定的前提下低抖动。

为了实现上述目的，本发明采用的技术方案是：

一种应用于时钟数据恢复电路的比例通路增益调节器，所述时钟数据恢复电路包括压控振荡器、比例通路、积分通路、转换装置以及电荷泵，其中压控振荡器包含六个压控电容C₁-C₆；比例通路根据时钟和数据相位关系的超前、滞后，通过逻辑高低电平控制由压控电容C₃、C₄、C₅、C₆组成的小电容阵列，对压控振荡器频率进行调整；积分通路根据电荷泵的电流输出，通过积分电容转化为压控振荡器的控制电压，控制压控电容C₁、C₂，进而控制压控振荡器频率精确变化；所述转换装置设置在比例通路与所述小电容阵列之间，向所述小电容阵列输出逻辑控制电平V_bb0、V_bb1，以使超前、滞后、保持三种逻辑与压控振荡器的频率输出一一对应；