[发明专利]一种RS锁存器、RS触发器及控制器

权利要求书

1.一种RS锁存器，其特征在于，包括：

RS锁存器本体，所述RS锁存器本体包括S输入端和R输入端；

与所述RS锁存器本体相连的组合逻辑电路，所述组合逻辑电路在用于接入所述S输入端的第一信号及用于接入所述R输入端的第二信号均为1时，将所述第一信号和/或所述第二信号转变成0，并将转变后的信号对应输入到所述S输入端和/或所述R输入端；

所述组合逻辑电路包括用于接收所述第一信号的第一引脚、用于接收所述第二信号的第二引脚、与所述第一引脚相连的第一非门、与所述第二引脚相连的第二非门、与所述第一非门和所述第二非门相连的第一与门、与所述第一与门的输出端相连的第三非门、0脚通过所述第三非门与所述第一与门的输出端相连且1脚输入信号为0的第一选通器、0脚与所述第一选通器的输出端相连且1脚输入信号为1的第二选通器、与所述第二选通器的输出端相连且用于与所述R输入端相连的第二输出端、与所述第二引脚相连的第四非门、与所述第一引脚相连且通过所述第四非门与所述第二引脚相连的第二与门、与所述第一引脚相连的第五非门、与所述第二引脚相连且通过所述第五非门与所述第一引脚相连的第三与门、0脚与所述第二与门的输出端相连且1脚输入信号为0的第三选通器、与所述第三选通器的输出端相连且用于与所述S输入端相连的第一输出端；

其中，所述第二与门的输出端还与所述第一选通器的控制脚相连，所述第三与门的输出端与所述第二选通器的控制脚、所述第三选通器的控制脚均相连。

2.根据权利要求1所述的RS锁存器，其特征在于，当所述组合逻辑电路与所述S输入端或所述R输入端相连时，若所述第一信号和所述第二信号不均为1，则所述组合逻辑电路保持与之相连的输入端对应的信号为原有状态，并将保持原有状态的所述信号输入到与所述组合逻辑电路相连的输入端；

相应地，所述RS锁存器本体中的另一输入端直接接收用于接入自身的信号。

3.根据权利要求1所述的RS锁存器，其特征在于，当所述组合逻辑电路与所述S输入端和所述R输入端均相连时，若所述第一信号和所述第二信号不均为1，则所述组合逻辑电路保持所述第一信号和所述第二信号的原有状态，并将经过所述组合逻辑电路且保持原有状态的所述第一信号对应输入到所述S输入端，且将经过所述组合逻辑电路且保持原有状态的所述第二信号对应输入到所述R输入端。

4.根据权利要求1所述的RS锁存器，其特征在于，所述RS锁存器本体还包括第一输入端与所述S输入端相连的第一或非门、第一输入端与所述R输入端相连的第二或非门；

其中，所述第一或非门的输出端与所述第二或非门的第二输入端及所述RS锁存器本体的QN输出端相连，所述第二或非门的输出端与所述第一或非门的第二输入端及所述RS锁存器本体的Q输出端相连。

5.根据权利要求1所述的RS锁存器，其特征在于，所述RS锁存器本体还包括第一输入端与所述S输入端相连的第一与非门、第一输入端与所述R输入端相连的第二与非门；

其中，所述第一与非门的输出端与所述第二与非门的第二输入端及所述RS锁存器本体的Q输出端相连，所述第二与非门的输出端与所述第一与非门的第二输入端及所述RS锁存器本体的QN输出端相连。