[发明专利]用于页面激活的系统、计算系统和访问存储器的方法

说明书

一种用于页面激活的系统、一种计算系统及一种访问存储器的方法，该方法有效地使动态随机存取存储器操作与相干性操作并行化以减少存储器访问延迟。所述系统可包括存储器控制器、互连及处理器。互连可耦合到存储器控制器。处理器可通过第一路径及第二路径耦合到存储器控制器，其中第一路径穿过互连，且第二路径绕过互连。处理器可被配置成基本上并发地经由第一路径向存储器控制器发送存储器访问请求且经由第二路径向存储器控制器发送页面激活请求或提示请求，以使得动态随机存取存储器访问操作好似被相干性操作掩蔽或隐藏。

[相关申请的交叉参考]

本专利申请主张于2018年12月27日提出申请的美国临时专利申请第62/785,661号的优先权权益，所述美国临时专利申请的公开内容全文通过引用并入本文。

技术领域

本文所公开的主题大体涉及处理系统。更具体来说，本文所公开的主题涉及一种用于为系统存储器提供推测性页面激活(speculative page activation)的系统及方法。

背景技术

存储器访问延迟(memory-access latency)直接影响计算系统的性能。图1A描绘了典型系统芯片(system on a chip，SoC)100的功能框图。SoC100可包括一个或多个处理器101a-101n、相干互连102、一个或多个存储器(动态随机存取存储器(dynamic randomaccess memory，DRAM))控制器103a-103n以及一个或多个存储器104a-104n。存储器104a-104n可为动态随机存取存储器(DRAM)。在操作中，诸如101a-101n的处理器可经由相干互连102向诸如103a-103n的存储器控制器发送存储器访问请求。诸如103a-103n的存储器控制器执行例如DRAM页面关闭、DRAM页面激活及DRAM访问等DRAM操作，且所请求的数据接着经由互连102返回到诸如101a-101n的处理器。

SoC 100的总存储器访问延迟可包括与请求装置(即诸如101a-101n的处理器)相关联的延迟、时钟域交叉(clock-domain crossing，CDC)延迟、与高速缓存相干性组件(即高速缓存以及窥探过滤器(snoop filter，SF)查找)相关联的延迟、互连102的延迟(即仲裁(arbitration)及串行化(serialization))以及与DRAM页面关闭、DRAM页面激活、DRAM访问及数据返回相关联的延迟。

图1B描绘了与诸如103a-103n的典型存储器控制器及诸如104a-104n的相关联典型DRAM存储器相关联的存储器访问延迟。在111处表示与DRAM访问请求(整个请求路径)相关的延迟。在112处表示与DRAM激活相关的延迟。在113处表示与DRAM读取相关的延迟，且在114处表示与向请求者提供响应相关的互连延迟。

发明内容

示例性实施例提供一种用于页面激活的系统，所述系统可包括存储器控制器、互连及处理器。所述互连可耦合到所述存储器控制器，且所述处理器可通过第一路径及第二路径耦合到所述存储器控制器，其中所述第一路径可穿过所述互连，且所述第二路径可绕过所述互连。所述处理器可被配置成基本上并发地经由所述第一路径向所述存储器控制器发送存储器访问请求且经由所述第二路径向所述存储器控制器发送页面激活请求或提示请求。在一个实施例中，所述处理器可被进一步配置成基于所述存储器访问请求的类型或者所述系统的当前功率/性能状态来动态地判断是否经由所述第二路径发送存储器访问请求。