[发明专利]存储器的列译码器

说明书

本申请提供一种存储器的列译码器，其主要结构在于，全局译码器与局部译码器受控于放电信号控制线以进行选址信号的输出或清除，通过三态开关、局部逻辑电路及位线/源极线控制电路的协同作业，调节所有位线与源极线的选址与写平行/反平行的电位操作，在简化组件架构的列译码器结构下，实现位线/源极线驱动电路对位线与源极线的选择与操作。此列译码器具有结构简单、制造成本低、可靠性高等优点。

技术领域

本发明涉及存储器技术领域，特别是关于存储器的列译码器。

背景技术

列译码器是将多位地址输入信号转换成多位位线输出信号，进而控制存储器阵列的位线和内部存储单元位线连接与否，为所有存储器不可或缺的一部分。就磁性随机存储器(MRAM)的非易失存储器而言，为了实现可靠的操作，在写操作时，由于磁性隧道结(MTJ)从高阻转换成低阻(或者从低阻转换成高阻)需要较大的驱动电流能力，所以针对写操作时字线一般进行超压处理，即此时所选中单元字线电位较高；而进行读操作时，只需要外部电路将所选中单元MTJ阻值读取出来，即避免重新写数据，又有利于降低功耗，因此针对读操作时字线电位相对于写操作时较低。所以，设计MRAM存储器列译码器电路需要做特殊处理。在一些情形中，存储单元的位线(Bit Line，BL)及源极线(Source Line，SL)在写操作和读操作采用不同电压，需要传输门来传递具有不同电位的信号。为了降低芯片制造成本，即减小芯片面积，可将MRAM单元配置成共享结构实现，即多个单元的SL共享。

然而，现行存储器结构中，BL到外围输出输入线号(IO)的传输路径均是由一个NMOS管构成，需要增加连接位线的NMOS管的高电位电压值。由于MRAM在写操作(“P”态)时，BL需要传递较高电压，此时施加在传输管的栅极电压高出其一个阈值电压，故需要额外电路提供此高电压，不利于缩小芯片尺寸。其次，现行译码电路应用于共享结构中存在相邻单元额外写操作问题，容易导致其相邻单元原有数据丢失，进而破坏了相邻单元原有数据。其三，现行译码电路应用时，行选中但列未选中的存储单元，其容易受到正偏置温度不稳定效应(Positive Bias Temperature Instabilities,PBTI)影响，导致NMOS管阈值电压升高，造成数据存储不稳定的情形产生，存储可靠性大为下降。在高温下影响更为恶劣，尤其是反复针对同一行进行写操作情形。

美国专利申请号U.S.2016/0012894，其揭露一种译码器。其中，Yr1～Yr4控制BL1～BL4到a1连接，同时控制BL5～BL8到a2连接；Rst1控制a1接地与否，Rst2控制a2接地与否，Yr5和Yr6控制DLr连接a1或者a2。此列译码器工作原理是：首先抬高Rst1和Rst2信号至高电位，将a1信号和a2信号接地，同时将DLr信号拉低。接着根据Yr1～Yr6信号来控制BLi到DLr的连通。若Yr2和Yr5接至高电位，Mra2和Mrc1的NMOS会导通，DLr连接至BL2，以此进行IO和位线的数据选择，进而实现列译码器功能。

发明内容

为了解决上述技术问题，本申请的目的在于，提供一种存储器的列译码器，其通过调整不同功能的译码器，在缩减组件架构的列译码器结构下，实现位线驱动电路对位线数据的选择和控制。此列译码器具有结构简单、制造成本低、可靠性高等优点。

本申请的目的及解决其技术问题是采用以下技术方案来实现的。