[发明专利]探测器模块及其信号计数校正方法

说明书

本申请提供了一种探测器模块及其计数率校正方法，所述探测器模块，包括：探测器；以及读出电路，用于读出所述探测器的电信号并对所述电信号进行计数，所述读出电路包括电荷灵敏前放CSA电路、成形电路、甄别器和计数器，其中，所述读出电路还包括信号堆积校正电路，所述信号堆积校正电路连接在所述甄别器和所述计数器之间，以用于在由所述成形电路输出的信号堆积的情况下，基于所述信号堆积校正电路的预定窗口时间对所述甄别器的信号的脉冲宽度进行分割以进行堆积信号校正，以使所述计数器对经校正的信号进行计数。

技术领域

本公开涉及X射线辐射领域，并且更具体地涉及探测器模块及其信号计数校正方法。

背景技术

X射线成像系统通常由探测器、读出电路、数据传输与存储和上位机软件构成，其中，探测器通常是线阵或者面阵的光电探测器，专用读出集成电路用于读出探测器的电信号，它和探测器都是成像系统的核心器件。

读出电路按信号处理方式的不同分为两种类型：一类称之为电流积分型数据转换器(ADC)芯片，该芯片把探测器的电流信号进行积分后通过ADC转换成数字信号，实现射线在给定积分周期里的幅度检测；另一类称之为单光子计数型芯片，该芯片对探测器的信号进行放大、甄别、计数，实现单个光子的能量量子计数、幅度信息和时间信息的检测。

在利用现有的读出电路对探测器的信号进行计数时，在计数率较高且信号之间间隔过小时，读出电路中的成形电路的输出信号会出现堆积。信号堆积会降低读出电路/芯片计数率的线性度，同时也影响最大计数率。此外，信号堆积还会引起高能区计数比低能区计数多的情况，这将引起错误的结果，从而影响X射线成像系统的能量标定、物质识别等应用。

发明内容

针对上述背景技术中所述的缺点，本发明的目的在于：解决单光子计数芯片在高计数率条件下由于信号堆积引起的计数率非线性问题。通过对芯片计数率的非线性校正，可以实现芯片在更高计数率条件下工作而不至于芯片饱和。

解决这个问题的方案是在甄别器和计数器之间加入一个堆积校正(Pile upCorrection，PUC)电路。当无信号堆积时，PUC电路的输入脉冲宽度小于成形时间t_w，PUC电路输入一个脉冲，输出也将得到一个脉冲；当有信号堆积时，PUC电路的输入脉冲宽度大于t_w，此时PUC输入一个脉冲，将根据输入脉冲的宽度和PUC的窗口时间得到n个脉冲。通过增加PUC电路，可以实现单光子计数芯片计数率的校正和提高最大计数率。

为实现此目的，在本申请的第一方面中，提供了一种探测器模块，可以包括：探测器；以及读出电路，用于读出探测器的电信号并对电信号进行计数，读出电路包括电荷灵敏前放CSA电路、成形电路、甄别器和计数器，其中，读出电路还包括信号堆积校正电路，信号堆积校正电路连接在甄别器和计数器之间，以用于在由成形电路输出的信号堆积的情况下，基于信号堆积校正电路的预定窗口时间对甄别器的信号的脉冲宽度进行分割以进行堆积信号校正，以使计数器对经校正的信号进行计数。

根据本申请的第一方面，信号堆积校正电路可以包括：至少一个第一二选一电路，具有第一输入端INO、第二输入端IN1、选通输入端S以及输出端Q；以及延迟电路，具有输入端和输出端，其中，至少一个第一二选一电路中的第一输入端IN0与甄别器的输出端连接，至少一个第一二选一电路中的选通输入端S与延迟电路的输出端连接，并且至少一个第一二选一电路中的输出端Q与延迟电路的所述输入端连接。

根据本申请的第一方面，信号堆积校正电路还可以包括：第二二选一电路，用于选择信号堆积校正电路在读出电路中起校正作用还是不在读出电路中起校正作用，其中第二二选一电路的第一输入端INO与至少一个第一二选一电路的输出端Q连接，第二二选一电路的第二输入端IN1与甄别器的输出端连接。

根据本申请的第一方面，信号堆积校正电路的预定窗口时间等于延迟电路的输入上升沿到输出上升沿的延迟时间与延迟电路的输入下降沿到输出下降沿的延迟时间之和。