[发明专利]探测器模块及其信号计数校正方法

权利要求书

1.一种探测器模块，包括：

探测器；以及

读出电路，用于读出所述探测器的电信号并对所述电信号进行计数，所述读出电路包括电荷灵敏前放CSA电路、成形电路、甄别器和计数器，其中，

所述读出电路还包括信号堆积校正电路，所述信号堆积校正电路连接在所述甄别器和所述计数器之间，以用于在由所述成形电路输出的信号堆积的情况下，基于所述信号堆积校正电路的预定窗口时间对所述甄别器的信号的脉冲宽度进行分割以进行堆积信号校正，以使所述计数器对经校正的信号进行计数。

2.根据权利要求1所述的探测器模块，其中，所述信号堆积校正电路包括：

至少一个第一二选一电路，具有第一输入端IN0、第二输入端IN1、选通输入端S以及输出端Q；以及

延迟电路，具有输入端和输出端，其中，

所述至少一个第一二选一电路中的所述第一输入端IN0与所述甄别器的输出端连接，所述至少一个第一二选一电路中的所述选通输入端S与所述延迟电路的所述输出端连接，并且所述至少一个第一二选一电路中的所述输出端Q与所述延迟电路的所述输入端连接。

3.根据权利要求2所述的探测器模块，所述信号堆积校正电路还包括：第二二选一电路，用于选择所述信号堆积校正电路在所述读出电路中起校正作用还是不在所述读出电路中起校正作用，其中

所述第二二选一电路的第一输入端IN0与所述至少一个第一二选一电路的输出端Q连接，所述第二二选一电路的第二输入端IN1与所述甄别器的输出端连接。

4.根据权利要求2所述的探测器模块，其中，

所述信号堆积校正电路的预定窗口时间等于所述延迟电路的输入上升沿到输出上升沿的延迟时间与所述延迟电路的输入下降沿到输出下降沿的延迟时间之和。

5.根据权利要求2所述的探测器模块，其中，

在由所述甄别器输出的信号为高电平触发脉冲的情况下，所述延迟电路的输入上升沿到输出上升沿的延迟时间大于所述延迟电路的输入下降沿到输出下降沿的延迟时间，并且所述至少一个第一二选一电路中的所述第二输入端IN1保持低电平；或者

在由所述甄别器输出的信号为低电平触发脉冲的情况下，所述延迟电路的输入上升沿到输出上升沿的延迟时间小于所述延迟电路的输入下降沿到输出下降沿的延迟时间，并且所述至少一个第一二选一电路中的所述第二输入端IN1保持高电平。

6.根据权利要求4所述的探测器模块，其中，所述信号堆积校正电路还被配置为执行以下操作：

在由所述读出电路中的甄别器输出的信号为高电平触发脉冲的情况下，以所述信号堆积校正电路的输入上升沿到输出上升沿的延迟时间为标度，在输入下降沿到输出下降沿的延迟时间处对所述甄别器的信号的脉冲宽度进行分割，由此获得分割而成的所述信号的脉冲宽度/预定窗口时间个脉冲；以及

以比所述信号的脉冲宽度/预定窗口时间大的最小整数作为堆积的信号的数量值，使得所述计数器对其进行计数。

7.根据权利要求4所述的探测器模块，其中，所述信号堆积校正电路还被配置为执行以下操作：

在由所述读出电路中的甄别器输出的信号为低电平触发脉冲的情况下，以所述信号堆积校正电路的输入下降沿到输出下降沿的延迟时间为标度，在输入上升沿到输出上升沿的延迟时间处对所述甄别器的信号的脉冲宽度进行分割，由此获得分割而成的所述信号的脉冲宽度/预定窗口时间个脉冲；以及

以比所述信号的脉冲宽度/预定窗口时间大的最小整数作为堆积的信号的数量值，使得所述计数器对其进行计数。

8.根据权利要求1所述的探测器模块，其中，

所述预定窗口时间能够通过对所述信号堆积校正电路进行配置来调节。

9.根据权利要求1所述的探测器模块，其中，

在所述读出电路具有多个能区的情况下，与高能区的甄别器相对应的信号堆积校正电路的预定窗口时间小于或等于与低能区的甄别器相对应的信号堆积校正电路的预定窗口时间。