[发明专利]一种减小封装应力的版图设计方法

说明书

一种减小封装应力的版图设计方法，包括以下步骤：1）确定封装层顶层PAD的中心区域；2）在所述中心区域挖沟槽；3）在未挖沟槽区域打通孔；其中，所述通孔连接顶层金属层与次顶层金属层。本发明的减小封装应力的版图设计方法，可以使封装应力得到一定程度的缓冲和释放，进而达到对电路以及PAD的保护，从而提高了芯片封装的可靠性以及对PAD下面电路的保护，此种做法不仅提高了芯片的良率，而且还降低了失效的风险，大大降低了流片的成本。

技术领域

本发明涉及集成电路版图设计领域，具体涉及一种减小封装应力的版图设计方法。

背景技术

通过划片工艺后，晶圆被切割为小的晶片（Die），然后将切割好的晶片用胶水贴装到相应的基板（引线框架）上，再利用超细的金属（金锡铜铝）导线或者导电性树脂将晶片的接合焊盘连接到基板的相应引脚，并构成所要求的电路，然后再对独立的晶片用塑料外壳加以封装保护即为封装。焊盘（以下均简称PAD）一般是由芯片中最顶层的金属制成的，芯片中一般会有多个金属层作为导线，每个金属层之间采用通孔(Via)连接。在芯片的最顶层金属上还会有一层绝缘层(材质例如为SiO₂或SiN)对芯片起到保护作用。对于传统的PAD，用于PAD的金属均为整块方形，这样封装是很容易将应力往下传递从而导致PAD下面的电路失效或者PAD本身失效。

因此，一颗高质量的芯片从设计、制造、封装到最后的测试，每一道工序都是非常严格谨慎的，如果在封装这道工序中出了任何问题，就会很容易使芯片的良率到不到预期要求，从而直接造成经济损失。

设计工厂提供的PAD一般都是常规的形状，它仅仅只是遵循了设计规则，很少考虑到后期封装时由于各种原因导致应力往芯片内部传递而使芯片失效，从而没法得到预期的设计要求，因此需要一种减小封装应力的版图设计方法，使得工程师在设计PAD版图时，可以节约流片成本，提高产品良率，增加芯片集成度。

发明内容

为了解决现有技术存在的不足，本发明的目的在于提供一种减小封装应力的版图设计方法，适用于DUP(Device Under Pad)，本发明是针对次顶层金属进行版图处理（即均匀地挖slot）。使封装应力在传递过程中得以缓解和释放，从而更好地保护PAD下面的电路以及预防PAD失效的风险，更能提高芯片的集成度，降低芯片的成本。

为实现上述目的，本发明提供的减小封装应力的版图设计方法，包括以下步骤：

1）确定封装层顶层焊盘的中心区域；

2）在所述中心区域挖沟槽；

3）在未挖沟槽区域打通孔；

其中，所述通孔连接顶层金属与次顶层金属。

进一步地，所述沟槽的形状可以是八边形、圆形或者方形。

进一步地，所述沟槽的面积占单个焊盘面积的20%。

更进一步地，所述沟槽数量不少于4个，并分布于焊盘中心区域的四周。

为实现上述目的，本发明还提供一种减小封装应力的版图设计方法的装置，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的程序，所述处理器运行所述程序时执行上述的减小封装应力的版图设计方法的步骤。

为实现上述目的，本发明还提供一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述的减小封装应力的版图设计方法的步骤。

技术效果：本发明对顶层金属挖slot的方法，可以使封装应力得到一定程度的缓冲和释放，进而达到对电路以及PAD的保护，从而提高了芯片封装的可靠性以及对PAD下面电路的保护，此种做法不仅提高了芯片的良率，而且还降低了失效的风险，大大降低了流片的成本。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。