[发明专利]一种低延时高可靠的极化码快速译码方法和译码器

权利要求书

1.一种低延时高可靠的极化码快速译码方法，其特征在于：该方法步骤如下：

步骤1、根据极化码的信息位、冻结位分布，对于满足下述条件的节点视为Rate-1节点；条件为：节点内全部是信息位；1节点中第一个比特的位置数index被该节点长度length整除，即mod(index,length)＝0；节点长度是2的整数次幂；对于Rate-1节点之外的比特，设定了一个参数M＝2^m，m为正整数，规定每个码组的长度M_i≥M，所含信息比特数目C_i≤M；

步骤2、按照传统SC译码蝶形图的f、g节点计算顺序，逐层更新对数似然比LLR信息，f和g节点的LLR计算公式如下：

其中，λ_a和λ_b分别表示计算当前f/g节点时所需的上一层两个节点的LLR信息，表示计算该节点所需要的部分和信息；

步骤3、对于一个长度为的码组，f、g节点只需要计算到第m_i层，然后判断该码组的类型，如果是Rate-1节点，进行步骤4；否则进行步骤5；

步骤4、选择节点内相对不可靠的位置上的比特进行路径扩展；选择进行路径扩展的不可靠比特数目应满足：min(L-1,length)，L表示路径list数目；即选择list数目减1和节点长度之间的最小值作为扩展比特数目；扩展出来的第l条路径的路径度量计算如下所示：

其中，然后进行步骤6；

步骤5、对码组内所有信息位都进行路径扩展，路径度量值计算如下所示：

其中，是第l条候选路径中经过编码得到的结果，是第i个叶节点的LLR信息；

步骤6、对路径度量值进行从小到大排序，选择路径度量值最小的L个所对应的路径保留下来；

步骤7、更新部分和计算；

步骤8、返回步骤2，直到所有比特译码完成；

其中，信道LLR和内部LLR存储器中对数似然比信息LLR存储架构，具体实现过程如下：假设译码器的f、g节点计算并行度为P＝2^p，即一个时钟周期内并行计算P个f/g节点，信道LLR和内部LLR信息均采用Q比特量化；码长N＝8，并行度P＝2的译码器存储示意；对于一个码长为N＝2ⁿ的极化码，译码到第i层(1≤i≤n)时，同时计算出2^i-1个f/g节点，且计算第j(1≤j≤N)个节点时，需要第i+1层的第j个节点的LLR(i+1,j)信息和LLR(i+1,j+2^i-1)信息；此外，当i＞p+1时，2^i-1个节点数目大于并行度P，需要2^i-1/P＝2^i-1-p个时钟周期数才能完成该层所有节点计算，而当i≤p+1时，只需要一个时钟周期即完成所有节点计算，且每次节点计算一个时钟周期内需要同时读出2P个前一层LLR信息，并计算出P个当前层的LLR信息；采用两个双口RAM来存储内部LLR信息，每个RAM的宽度为PQ，深度为

对于信道LLR信息，只需要在进行第n层节点计算的时候读取即可，采用双口RAM存储，不过宽度为2PQ，深度为N/2P；

计算第i层的第j(1≤j≤N)个节点时，需要第i+1层的第j个节点的LLR(i+1,j)信息和LLR(i+1,j+2^i-1)信息，为了便于控制RAM读取数据的地址和存入数据的地址，首先，对于经过信道接收到的LLR信息，每P个LLR信息进行一次内部交织，此处交织指的是如果原始P个LLR的自然顺序序号用二进制(b_pb_p-1...b₁)来表示，那么经过交织后，这P个LLR的新顺序序号变为(b₁b₂...b_p)；对于内部计算出的LLR信息，采用两个双口RAM交替存储、同时读取的方式完成节点计算过程中信息的调度，因为双口RAM的读写地址不同，一个时钟同时读一个地址上的旧数据和写进另一个地址新的数据，所以当i≥p+1时，设计用于同一组P个LLR计算的2P个处于第i+1层LLR信息对应存储在两个RAM相同地址下，计算出的前组LLR值依次存在第一个RAM中，后2^i-2-p组LLR值依次存在第二个RAM中；当i＜p+1时，计算出来的LLR信息均依次存在第一个RAM中；

路径信息存储单元中路径信息存储架构具体实现过程如下：首先，用L个P比特的寄存器存储L条路径的结果，在存储新译出的比特信息前，根据收到的路径索引信息来判断是否需要对这L个P长度寄存器之间做覆盖与交换；其次，在P比特寄存器存满之后，用宽度为P、深度为N/P的RAM存储器来存储这些P长度的比特信息；根据前面的讨论，可知每组P比特长度的译码信息存进RAM时是属于当下路径的，但随着译码进程，同一个RAM中之前存进的各组P比特不一定仍属于当前路径；所以用L个指针寄存器去记录每一组P比特属于哪条路径；因为有L条路径需要标记，用log₂ L比特存储每个指引，且有层地址，那么一共总的寄存器资源需要比特；此外，与复制更新内部P比特类似，同样需要根据路径指针索引去复制更新这L个指向RAM的寄存器索引；最后，在所有L条译码结果均完成后，根据指向RAM的指针索引来选择每条路径的结果输出依次从哪个RAM中读取；

部分和地址生成模块提供写地址和读地址给存储每组P个部分和的双口RAM，用L*log₂L比特长度的寄存器存储记录指针信息，用于指示每一个RAM中各地址存储的数据属于哪条路径，根据每次路径修剪完成后的路径指针索引复制交换指向RAM的索引，特别注意的是当每次写P比特部分和信息进入RAM时，要初始化相应的指针从0到L-1；交换网络(SW)完成当路径发生覆盖时指针之间的复制交换，复制方式类似于路径信息索引的复制交换方式；根据这个指针信息，选择读取相应对应路径的RAM输出进行后续异或更新计算处理；

对于更新组与组之间的部分和异或计算，知道极化码的生成矩阵是极化码的部分和更新实际是一个编码过程；生成矩阵有如下性质：生成矩阵的第m行G_N(m,:)由获得，其中S是2的整数次幂且m≥S，m能被S整除；此外，生成矩阵连续的S行由获得；根据上述两个性质，通过与移位后的矩阵异或计算获得；G_ena是控制生成矩阵更新的信号；之后将RAM的写地址与进行与运算，如果结果为1，选择异或运算的结果作为最终部分和的输出并存在RAM的相应地址下，如果结果是0，选择展开的部分和网络的结果作为输出并存储在RAM中。