[发明专利]一种通讯型编码器反馈位置估计方法及系统

权利要求书

1.一种通讯型编码器反馈位置估计方法，其特征在于，该方法基于一系统实现，所述系统包括有编码器(1)、FPGA处理器(2)和CPU处理器(3)，所述FPGA处理器(2)包括有编码器通讯模块(20)、周期通讯时间计数器(21)、周期位置增量寄存器(22)、位置预测时钟增量寄存器(23)和位置预测寄存器(24)，所述方法包括如下步骤：

步骤S1，所述编码器通讯模块(20)与所述编码器(1)建立通讯，读取每个FPGA周期内的编码器位置数据，并在每次读取编码器位置数据之后，执行：

步骤S1.0，将当前读取的编码器位置数据与上一FPGA周期读取的编码器位置数据作差分处理，得出编码器位置增量数据并且写入周期位置增量寄存器(22)；

步骤S1.1，发出一个FPGA周期通讯完成信号；

步骤S1.2，将当前读取的编码器位置数据更新到所述位置预测寄存器(24)；

步骤S2，所述周期通讯时间计数器(21)在每个FPGA时钟周期完成后加1，并且当所述FPGA周期通讯完成信号到来时，锁存当前的周期通讯时间计数器值，然后所述周期通讯时间计数器(21)复位清零并再次开始计数；

步骤S3，所述CPU处理器(3)在收到所述FPGA周期通讯完成信号时，读取所述周期通讯时间计数器(21)和所述周期位置增量寄存器(22)的值，将所述编码器位置增量数据除以周期通讯时间计数器值，得出每个FPGA周期内的编码器位置增量数据，将所述编码器位置增量数据写入所述位置预测时钟增量寄存器(23)；

步骤S4，所述CPU处理器(3)在处理过程中的每个FPGA周期内，判断本FPGA周期内是否收到所述FPGA周期通讯完成信号，若是，则将当前读取的编码器位置数据写入所述位置预测寄存器(24)；若无，则将所述位置预测时钟增量寄存器(23)内的数据与所述位置预测寄存器(24)内的数据相加后更新到所述位置预测寄存器(24)；

步骤S5，所述系统需要编码器位置数据时，直接调用所述位置预测寄存器(24)内的编码器位置预测数据。

2.如权利要求1所述的通讯型编码器反馈位置估计方法，其特征在于，所述位置预测时钟增量寄存器(23)包括有位置预测时钟增量整数部分寄存器(230)和位置预测时钟增量小数部分寄存器(231)，所述步骤S3包括：

步骤S3.0，将所述编码器位置增量数据的整数部分写入至所述位置预测时钟增量整数部分寄存器(230)；

步骤S3.1，将所述编码器位置增量数据的小数部分写入至所述位置预测时钟增量小数部分寄存器(231)。