[发明专利]降低导通电阻的SiC MPS结构及制备方法

说明书

本发明提供了一种降低导通电阻的SiC MPS结构及制备方法，包括：N型衬底和成型于所述N型衬底上表面的N型外延层，所述N型外延层的上表面开设有沟槽；所述沟槽的底部成型有P型掺杂区；所述N型外延层的上表面以及所述沟槽内成型有正面金属层，所述正面金属层与所述N型外延层肖特基接触，所述正面金属层与所述P型掺杂区欧姆接触。本发明节省了P型注入和P型注入区的欧姆接触区域的光刻制程；改善了MPS在低导通状态的导通电阻增加的问题。

技术领域

本发明涉及半导体技术领域，具体地，涉及一种降低导通电阻的SiC MPS结构及制备方法。

背景技术

SiC二极管虽然优于硅基的产品，但是仍然存在高漏电或是高电阻不匹配，两者性能无法兼得的改进空间，传统结构的肖特基势垒二极管(SBD，Schottky Barrier Diode)在高反压下有极高漏电流和大电流导通时压降太大的问题，业界常见发表的新型的结势垒肖特基二极管(JBS，Junction Barrier Schottky diode)虽然改善了漏电流，但是增加了导通压降而且仍然存在大电流导通时压降太大的问题，有些公司提出新一代的结构：混合PN结肖特基二极管结构(MPS，Merged PiN Schottky diode)虽然进一步改善了漏电流和大电流导通时压降太大的问题；但是仍然增加了导通压降性能不佳的问题。而且在工艺上还需要额外的光照制程(photo layer)，不但增加了工艺的复杂性。而且还增加了生产成本以及生产周期。

专利文献CN 109860273A公开了一种MPS二极管器件及其制备方法。所述MPS二极管器件自下而上包括阴极电极、N+碳化硅衬底、N-外延层和阳极电极；所述N-外延层具有至少两个P+区；相邻两个所述P+区之间具有N-补偿掺杂区，所述N-补偿掺杂区的深度小于或者等于所述P+区的深度，所述N-补偿掺杂区的掺杂浓度高于所述N-外延层的掺杂浓度；所述阳极电极包括第一金属和第二金属，所述P+区表面与所述第一金属之间为欧姆接触，所述N-补偿掺杂区表面与所述第二金属之间为肖特基接触。

图1为传统MPS二级管的结构，它藉由P型参杂区屏蔽肖特基接面的电场强度,有效的降低了组件的漏电流，另外由于电导调制(conductivity modulation)的效应，MPS二级管大电流导通时具有更好的导通特性。但是在低导通状态时由于P型区域不在导通状态，因此MPS增加了低导通状态的导通电阻。另外在工艺上P型区域的欧姆接触还需要一道额外的光刻制程(Photo layer)。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种降低导通电阻的SiC MPS结构及制备方法。

根据本发明提供的一种降低导通电阻的SiC MPS结构，包括：N型衬底和成型于所述N型衬底上表面的N型外延层，所述N型外延层的上表面开设有沟槽；

所述沟槽的底部成型有P型掺杂区；

所述N型外延层的上表面以及所述沟槽内成型有正面金属层，所述正面金属层与所述N型外延层肖特基接触，所述正面金属层与所述P型掺杂区欧姆接触。

优选地，所述N型衬底的下表面成型有背面金属层，所述背面金属层与所述N型衬底的下表面欧姆接触。

根据本发明提供的一种降低导通电阻的SiC MPS结构的制备方法，包括：

步骤1：在晶圆的上表面沉积一层SiO₂层，根据沟槽所需开设的位置对SiO₂层进行刻蚀，裸露出对应位置的N型外延层的上表面，所述晶圆包括N型衬底及N型衬底上表面的N型外延层；

步骤2：对裸露的N型外延层的上表面进行刻蚀，形成沟槽；

步骤3：向沟槽底部进行P型掺杂形成P型掺杂区，并去除SiO₂层；

步骤4：在晶圆的表面形成一层炭膜，进行高温回火后去除所述炭膜；