[发明专利]一种面向GPU芯片主机接口单元性能仿真方法及平台

权利要求书

1.一种面向GPU芯片主机接口单元性能仿真方法，其特征在于，所述方法包括以下步骤：

1)采用SystemC语言和事务级建模TLM方法，针对面向GPU芯片主机接口单元搭建性能仿真平台；

2)性能仿真平台中的主机接口单元端口转化仅将外部事务级端口转为为硬件信号级端口，将主机接口RTL单元嵌入到主机接口单元端口转化中；

3)通过主机接口单元端口转化收集主机接口RTL单元的输入和输出时序，统计主机接口RTL单元的性能效率，达到主机接口单元的性能仿真验证的目的。

2.根据权利要求1所述的一种面向GPU芯片主机接口单元性能仿真方法，其特征在于，所述实现转化为硬件信号级端口的方法为：主机接口单元端口转化监控采样外部主机的输入事务，根据事务的读写属性将事务内容转化为以时钟周期为单位的硬件信号高低电平驱动。

3.根据权利要求2所述的一种面向GPU芯片主机接口单元性能仿真方法，其特征在于：所述实现主机接口RTL单元嵌入到主机接口单元端口转化的方法为：通过信号对接将主机接口RTL单元嵌入到主机接口单元端口转换。

4.根据权利要求3所述的一种面向GPU芯片主机接口单元性能仿真方法，其特征在于：实现对主机接口RTL单元进行性能仿真的方式为：

主机将OpenGL命令下发给GPU芯片主机接口单元端口转换，主机接口单元端口转换将接收到的命令发送给主机接口RTL单元，同时监控主机接口RTL单元的信号输出并做出统计，从而达到验证主机接口单元性能的目的。

5.一种面向GPU芯片主机接口单元功能仿真平台，其特征在于：所述仿真平台包括，主机接口单元端口转换(1)、主机接口RTL单元(1-1)、图形管线单元(2)、帧cache单元(3)、纹理cache单元(4)、显示控制单元(5)、AXI总线交叉开关(6)、第一DDR控制器(7)和第二DDR控制器(8)；

所述主机接口单元端口转换(1)用于接收主机发送的OpenGL函数命令，将其通过信号级端口传递给主机接口RTL单元(1-1)；

所述主机接口单元端口转换(1)用于接收主机接口RTL单元(1-1)的输出，对数据量和仿真时刻进行统计，计算主机接口单元性能；

所述主机接口RTL单元(1-1)用于接收来自主机接口单元端口转换(1)的OpenGL函数命令，进行硬件寄存器传输级运算，并将结果输出给主机接口单元端口转换(1)；

所述图形管线单元(2)用于接收来自主机接口单元端口转换(1)的数据，进行图形管线渲染，将帧渲染结果传递给帧cache单元(3)；

所述图形管线单元(2)用于接收来自主机接口单元端口转换(1)的数据，进行图形管线渲染，将纹理渲染结果传递给纹理cache单元(4)；

所述帧cache单元(3)用于内部存储着访问GPU外部DDR0和DDR1的帧缓冲区数据镜像；

所述纹理cache单元(4)用于内部存储着访问GPU外部DDR0和DDR1的纹理缓冲区数据镜像。

所述显示控制单元(5)用于通过访问所述AXI总线交叉开关(6)，获取屏幕待显示的数据，并对所述数据进行显示；

所述AXI总线交叉开关(6)用于将来自所述显示控制单元(5)、所述主机接口单元端口转换(1)和所述主机接口单元端口转换(2)的AXI总线访问，转化为对所述第一DDR控制器(7)、所述第二DDR控制器(8)的寄存器配置和数据通道访问；

所述第一DDR控制器(7)和第二DDR控制器(8)用于将来自所述AXI总线交叉开关(6)的所述寄存器配置和数据通道访问，转化为DDR存储器的接口读写访问。

6.根据权利要求5所述的一种面向GPU芯片主机接口单元性能仿真平台，其特征在于：

所述主机接口单元端口转换(1)包括了hostExport端口，该端口与Host的hostPort端口进行相连，端口之间通过HostIf接口进行通信；

所述主机接口单元端口转换(1)包括了cmd2SguGraphPort端口，该端口与所述图形管线单元(2)的cmd2SguGraphExport端口进行相连，端口之间通过Cmd2SguGraphIf接口进行通信；

所述图形管线单元(2)包括了cmd2SguGraphExport端口，该端口与主机接口单元端口转换(1)的cmd2SguGraphPort端口相连，端口之间通过Cmd2SguGraphIf接口进行通信；

所述图形管线单元(2)包括了frameCachePort端口，该端口与帧cache单元(3)的frameCacheExport端口相连，端口之间通过FrameCacheIf接口进行通信；

所述图形管线单元(2)包括了texCachePort端口，该端口与纹理cache单元(4)的texCacheExport端口相连，端口之间通过TextureCacheIf接口进行通信。

所述帧cache单元(3)包括了pcache2AxiPort端口，该端口与AXI总线交叉开关(6)的pcache2AxiExport端口进行相连，上述端口之间通过AxiMasterIf接口进行通信。

所述纹理cache单元(4)包括了tcache2AxiPort端口，该端口与AXI总线交叉开关(6)的tcache2AxiExport端口进行相连，端口之间通过AxiMasterIf接口进行通信。

所述显示控制单元(5)包括了dc2AxiPort端口，该端口与AXI总线交叉开关(6)的dc2AxiExport端口相连，端口之间通过AxiMasterIf接口进行通信；

所述显示控制单元(5)包括了displayPort端口，该端口与Display的displayExport端口相连，端口之间通过DisplayIf接口进行通信。

所述第一DDR控制器(7)包括了axiSlaveExport端口，该端口与AXI总线交叉开关(6)的axiSlavePort[0]端口相连，端口之间通过AxiSlaveIf接口进行通信；

所述第一DDR控制器(7)包括了ddrPort端口，该端口与DDR0的ddrExport端口相连，端口之间通过DdrAccessIf接口进行通信。

所述第二DDR控制器(8)包括了axiSlaveExport端口，该端口与AXI总线交叉开关(6)的axiSlavePort[1]端口相连，端口之间通过AxiSlaveIf接口进行通信；

所述第二DDR控制器(8)包括了ddrPort端口，该端口与DDR1的ddrExport。