[发明专利]STI结构及其制造方法

说明书

本发明公开了一种STI结构的制造方法，其中：提供半导体衬底，在半导体衬底上自下而上依次形成第一刻蚀阻挡层、第二刻蚀阻挡层和光掩膜层；形成光掩膜图形；进行第一次刻蚀，在半导体衬底内形成浅沟槽；对浅沟槽进行湿法刻蚀，形成sigma型沟槽；对半导体衬底进行第二次刻蚀，在sigma型沟槽的下方刻蚀形成倒梯形沟槽，倒梯形沟槽和sigma型沟槽构成翼式沟槽；淀积绝缘介质填满翼式沟槽以及形成于第一刻蚀阻挡层的沟槽并形成于第一刻蚀阻挡层上；对绝缘介质进行化学机械研磨，直至露出第一刻蚀阻挡层；去除第一刻蚀阻挡层。本发明的STI结构在其肩部形成双翼式结构，缩短了STI结构与沟道之间的距离，因此显著提升STI对沟道的应力，改善器件的性能。

技术领域

本发明属于半导体集成电路领域，具体属于一种SIT结构及其制造方法。

背景技术

当集成电路尺寸微缩到90nm及以下时，为提高器件性能，应力工程技术被大量引入，包括使用嵌入式锗硅或硅上外延生长锗硅对器件沟道施加压应力，增大空穴迁移率来提升PMOS器件性能；或者硅上外延生长碳化硅或者利用应力记忆技术对器件沟道施加拉应力，增大电子迁移率来提升NMOS器件性能。

以典型的28nm逻辑PMOS为例，如图2A至图2F所示，是现有的STI结构的制作关键工艺的器件结构图，现有STI结构的制造工艺具体，如图1所示，包括如下步骤：

如图2A所示，提供半导体衬底100，在所述半导体衬底100上形成薄膜堆栈结构。

所述薄膜堆栈结构自下而上依次包括第一刻蚀阻挡层和第二刻蚀阻挡层，在所述第二刻蚀阻挡层上形成光掩膜层。

所述第一刻蚀阻挡层自下而上依次包括垫层氧化层101和氮化硅层102。所述第二刻蚀阻挡层自下而上依次包括先进图膜层103和无氮氧化层104，所述先进图膜层103具有高刻蚀选择性、高透明性和高保形性的特性。所述光掩膜层自下而上依次包括底部减反射层105(Bottom Anti Reflective Coating，BARC)和光刻胶106(Photoresist，PR)。

如图2B所示，进行曝光显影，形成光掩膜图形。

如图2C所示，对所述底部减反射层105、所述第二刻蚀阻挡层中的无氮氧化层104和先进图膜层103、所述第一刻蚀阻挡层中的氮化硅层102和垫层氧化层101以及半导体衬底100进行刻蚀，去除所述光掩膜层中的光刻胶106和底部减反射层105以及所述第二刻蚀阻挡层中的无氮氧化层104和先进图膜层103，从而在所述半导体衬底100内形成倒梯形的深沟槽。

如图2D所示，利用绝缘介质107填充倒梯形的深沟槽。

如图2E所示，对所述绝缘介质107进行化学机械研磨(CMP)，露出所述第一刻蚀阻挡层。

如图2F所示，去除所述第一刻蚀阻挡层的氮化硅层102和垫层氧化层101。

参见文献M.Miyamoto,H.Ohta,et al.“Impact of Reducing STI-InducedStress on Layout Dependence of MOSFET Characteristics”,IEEE Transactions onElectron Devices,vol.51,no.3,pp.440-443,2004，通过缩短浅沟槽隔离(ShallowTrench Isolation，STI)边缘到多晶硅栅极的距离La，如图3所示，可以提升PMOS器件性能，如图4所示。

但受设计规则和布局影响，如图5、图6所示，有源区AA与栅极gate之间的距离La不能随意缩小，对于28LP核心装置La≥0.075μm，对于28LP输入输出设备La≥0.155μm。