[发明专利]一种片上网络路由优化方法、装置、设备及可读存储介质有效

专利信息
申请号: 201911082354.4 申请日: 2019-11-07
公开(公告)号: CN110958177B 公开(公告)日: 2022-02-18
发明(设计)人: 杨宏斌;赵雅倩;董刚;刘海威 申请(专利权)人: 浪潮电子信息产业股份有限公司
主分类号: H04L45/00 分类号: H04L45/00;H04L45/302;H04L41/14;H04L43/08;H04L49/109;H04L49/25
代理公司: 北京集佳知识产权代理有限公司 11227 代理人: 田媛媛
地址: 250101 山东*** 国省代码: 山东;37
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摘要:
搜索关键词: 一种 网络 路由 优化 方法 装置 设备 可读 存储 介质
【说明书】:

发明公开了一种片上网络路由优化方法、装置、设备及可读存储介质,该方法包括以下步骤:利用网络测试模型对片上网络进行测试,获得测试数据集;测试数据集包括不同路由测试策略,以及各种路由测试策略对应的网络性能;创建与片上网络匹配的深度神经网络;利用测试数据集对深度神经网络进行训练,以获得优化路由策略;按照优化路由策略,设置片上网络的各个节点路由参数。相较于人工设置路由策略,该方法可减少人工干预,简化路由控制过程,提高得到更优的路由策略。

技术领域

本发明涉及计算机应用技术领域,特别是涉及一种片上网络路由优化方法、装置、设备及可读存储介质。

背景技术

片上网络(network-on-chip,NoC)是片上系统(system-on-chip,SoC)的一种新的通信方法。它是多核技术的主要组成部分。NoC带来了一种全新的片上通信方法,显著优于传统总线式系统(bus)的性能。

在NoC中,普遍使用也是最适合的网络结构是包交换的直接网络。每个节点通过双向通道连接到相邻的节点。NoC的网络连接是异构的,需连接不同的处理部件和存储部件,通信量的分布也是不均匀的。在面向FPGA平台的NOC架构设计中,受芯片内部资源的限制,通道数量有限,各节点上数据包路由的策略就很重要,该策略规定了各方向来的数据包的优先级和优先向哪个端口发出去,包括如何平衡各方向上的负载,减小数据包的等待时间,在有限通道的情况下尽可能提高通过效率,减少网络中死锁(dead-lock)、活锁(live-lock)现象的发生。

当前,普遍采用的路由策略包括各方向固定优先级顺序、Round-Robin时间片轮转和等待时间最长优先等。设置路由策略往往由人工经过大量的测试,比较耗时,且人工设置路由策略往往跟个人经验相关,所设置的路由策略往往难以满足片上网络的实际传输需求。

综上所述,如何有效地解决优化片上网络的路由策略问题,是目前本领域技术人员急需解决的技术问题。

发明内容

本发明的目的是提供一种片上网络路由优化方法、装置、设备及可读存储介质,以优化片上网络的路由策略。

为解决上述技术问题,本发明提供如下技术方案:

一种片上网络路由优化方法,包括:

利用网络测试模型对片上网络进行测试,获得测试数据集;所述测试数据集包括不同路由测试策略,以及各种所述路由测试策略对应的网络性能;

创建与所述片上网络匹配的深度神经网络;

利用所述测试数据集对深度神经网络进行训练,以获得优化路由策略;

按照所述优化路由策略,设置所述片上网络的各个节点路由参数。

优选地,所述利用网络测试模型对片上网络进行测试,获得测试数据集,包括:

利用所述网络测试模型在所述片上网络依次部署所述路由测试策略时,各个所述节点分别对应的网络性能;所述网络性能包括:同时输入数据包的数量、注入率、通道数量、单通道缓存容量、死锁发生率、活锁发生率、数据包在节点中的等待时间和节点位置。

优选地,所述创建与所述片上网络匹配的深度神经网络,包括:

创建规模大小与所述片上网络的节点数量匹配的深度神经网络。

优选地,所述创建规模大小与所述片上网络的节点数量匹配的深度神经网络,包括:

创建包括输入层、隐层和输出层的深度神经网络;其中,所述片上网络的路由策略中的路由参数分布于所述深度神经网络中。

优选地,利用所述测试数据集对深度神经网络进行训练,包括:

将所述测试数据集输入至所述深度神经网络进行训练;

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