[发明专利]双侧存储阵列

说明书

本发明公开了一种双侧存储阵列，所述双侧存储阵列包含位于中央的闪存单元阵列，且闪存单元阵列的两个相对侧的每一侧上均连接四个本地X解码器。每一个所述本地X解码器包括八个晶体管。相比现有的本地X解码器，仅仅增加了额外的三个晶体管，就可以避免存储单元在擦除操作过程中被选中的问题，且电路简单，易于实现，而且将八个本地X解码器分布在位于中央的闪存单元阵列的两个相对侧上，使其可以适应现有技术中的八条字线的间距，因此不会显著增加电路占用面积。

技术领域

本发明涉及存储技术，尤其涉及一种双侧存储阵列。

背景技术

存储阵列可包括多个本地X解码器。半导体领域的最新发展增加了本地X解码器中的晶体管数目，但同时需考虑如何使得本地X解码器的输出信号能够避免存储单元在擦除操作过程中被选中。

参考图1A，该图所示为现有本地X解码器。该本地X解码器包括PMOS晶体管P0、NMOS晶体管N1和NMOS晶体管N2。PMOS晶体管P0的栅极接电压信号GWLb，PMOS晶体管P0的源极和衬底N阱接电压信号PWL，PMOS晶体管P0的漏极接NMOS晶体管N1的漏极，NMOS晶体管N1的栅极接电压信号GWLb，NMOS晶体管N1的源极接电压信号SVEEX。对于NOR闪存单元，当本地X解码器检测到擦除模式时，电压信号VEEX为-9伏(V)，电压信号SVEEX为0V，电压信号GWLb为0V，电压信号PWL为0V，使得NMOS晶体管N1的栅源电压Vgs＝0V小于其阈值电压VT，故NMOS晶体管N1截止，NMOS晶体管N1的漏极电平为VT，此时PMOS晶体管P0因其栅源电压Vgs＝0V高于其阈值电压(为负电压)而截止，因此字线WL可连接的最高电压仅为PMOS晶体管P0的阈值电压VT的绝对值。

参考图1B，该图所示为含八个图1A所示本地X解码器的闪存单元阵列。如图所示，所述八个本地X解码器紧密排布于闪存单元阵列的一侧。在图1A所示本地X解码器中，PMOS晶体管P0形成于一N阱中，NMOS晶体管N1和NMOS晶体管N2形成于一三重P阱中，而且当GWLb＝0V，PWL＝0V，SVEEX＝0V，VEEX＝-9V，SVPPX＝0V时，晶体管P0、N1、N2均截止，字线WL的电压为PMOS晶体管P0的阈值电压VT的绝对值，这意味着字线不能悬空。而当电压信号PWL大于P0栅极上施加的偏压GWLb且栅源压差小于PMOS晶体管P0的阈值电压时，PMOS晶体管P0导通，由此会在PMOS晶体管P0上产生电场。经过多次循环后，PMOS晶体管P0栅极上的电荷将因电场变弱而丢失，从而使得该已编程单元变为已擦除单元，即该存储单元在擦除操作过程中被选中。

一种可能的解决方案是在本地X解码器中增加额外的晶体管和信号，以确保晶体管P0的栅极在擦除模式下具有9V电位，晶体管P0始终保持截止，从而使得相应的存储单元的存储晶体管的栅氧上不存在电场。但是增加额外的晶体管及相应的信号可导致电路面积增大，同时，存储单元阵列的纵向尺寸又存在约2.47nm的限制，这对本地X解码器的布局提出了挑战。

发明内容

本发明的目的在于提供一种双侧存储阵列，能够避免存储单元在擦除操作过程中被选中的问题，同时不会占用太多的电路面积。

为了实现上述目的，本发明提供一种双侧存储阵列，所述双侧存储阵列包含位于中央的闪存单元阵列，所述闪存单元阵列具有相对的两侧，所述两侧中的每一侧连接四个本地X解码器，每个所述本地X解码器包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管；其中，

第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极均连接至第一电压信号，所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极相互连接并输出节点信号，所述第一PMOS晶体管的源极连接第二电压信号，所述第一NMOS晶体管的源极连接第三电压信号；