[发明专利]双侧存储阵列有效

专利信息
申请号: 201911076929.1 申请日: 2019-11-06
公开(公告)号: CN110827900B 公开(公告)日: 2021-08-13
发明(设计)人: 唐原;徐仁泰 申请(专利权)人: 武汉新芯集成电路制造有限公司
主分类号: G11C16/04 分类号: G11C16/04;G11C16/08;H01L27/115
代理公司: 上海思微知识产权代理事务所(普通合伙) 31237 代理人: 曹廷廷
地址: 430205 湖北*** 国省代码: 湖北;42
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摘要:
搜索关键词: 存储 阵列
【权利要求书】:

1.一种双侧存储阵列,其特征在于,所述双侧存储阵列包含位于中央的闪存单元阵列,所述闪存单元阵列具有相对的两侧,所述两侧中的每一侧连接四个本地X解码器,每个所述本地X解码器包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管;其中,

第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极均连接至第一电压信号,所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极相互连接并输出节点信号,所述第一PMOS晶体管的源极连接第二电压信号,所述第一NMOS晶体管的源极连接第三电压信号;

第二NMOS晶体管的漏极和第二PMOS晶体管的漏极相互连接并连接至一字线,所述第二PMOS晶体管的源极连接第四电压信号,所述第二NMOS晶体管的源极连接第五电压信号,所述第二PMOS晶体管的栅极连接所述节点信号,所述第二NMOS晶体管的栅极连接所述第三电压信号;

第三PMOS晶体管的源极连接所述节点信号,所述第三PMOS晶体管的漏极连接所述第三电压信号,所述第三PMOS晶体管的栅极连接第六电压信号;以及

第三NMOS晶体管的源极和第四NMOS晶体管的漏极连接,所述第三NMOS晶体管的漏极连接所述第四电压信号,所述第三NMOS晶体管的栅极连接第七电压信号,所述第四NMOS晶体管的栅极连接第八电压信号,所述第四NMOS晶体管的源极连接所述字线。

2.如权利要求1所述的双侧存储阵列,其特征在于,每个所述本地X解码器内的所有晶体管的沟道均纵向设置。

3.如权利要求2所述的双侧存储阵列,其特征在于,所述两侧的本地X解码器中的P沟道和N沟道关于所述闪存单元阵列呈对称设置。

4.如权利要求3所述的双侧存储阵列,其特征在于,所述两侧中的其中一侧的四个本地X解码器中的P沟道和N沟道在衬底中按如下由靠近闪存单元阵列至远离闪存单元阵列的方向顺序设置:第一本地X解码器的P沟道,第二本地X解码器的P沟道,第三本地X解码器的P沟道,第四本地X解码器的P沟道,第四本地X解码器的N沟道,第三本地X解码器的N沟道,第二本地X解码器的N沟道,第一本地X解码器的N沟道。

5.如权利要求4所述的双侧存储阵列,其特征在于,所述两侧中的其中一侧的四个本地X解码器中,每个所述本地X解码器的P沟道按照由靠近闪存单元阵列至远离闪存单元阵列的方向顺序设置为:所述第二PMOS晶体管的P沟道、所述第一PMOS晶体管的P沟道以及所述第三PMOS晶体管的P沟道;每个所述本地X解码器的N沟道按照由靠近闪存单元阵列至远离闪存单元阵列的方向顺序设置为:所述第一NMOS晶体管的N沟道、所述第二NMOS晶体管的N沟道、所述第四NMOS晶体管的N沟道以及所述第三NMOS晶体管的N沟道。

6.如权利要求5所述的双侧存储阵列,其特征在于,所述两侧为右侧和左侧,在所述双侧存储阵列右侧的每个本地X解码器中,所述第二PMOS晶体管的有源区、所述第一PMOS晶体管的有源区和所述第三PMOS晶体管的有源区从左至右依次设置,且所述第一PMOS晶体管的有源区和所述第三PMOS晶体管的有源区相接在一起,所述第二PMOS晶体管的有源区和所述第一PMOS晶体管的有源区之间具有间隔;所述第一NMOS晶体管的有源区、所述第二NMOS晶体管的有源区、所述第四NMOS晶体管的有源区以及所述第三NMOS晶体管的有源区从左至右依次设置,且所述第二NMOS晶体管的有源区、所述第四NMOS晶体管的有源区以及所述第三NMOS晶体管的有源区顺次相接在一起,所述第一NMOS晶体管的有源区和所述第二NMOS晶体管的有源区之间具有间隔。

7.如权利要求1的所述双侧存储阵列,其特征在于,所述两侧中的其中一侧的各个所述本地X解码器通过相应的奇数序号的字线连接至所述闪存单元阵列,所述双侧存储阵列的另一侧的各个所述本地X解码器通过相应的偶数序号的字线连接至所述闪存单元阵列。

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