[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；位于衬底上方的栅叠层结构，栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿栅叠层结构的多个沟道柱；以及贯穿栅叠层结构的导电通道，其中，导电通道的至少部分底面为曲面。该3D存储器件中的导电通道的至少部分底面为曲面，提高了导电通道底面轮廓的均匀性，从而可以实现更优的电气参数，提高了3D存储器件的良率和可靠性。

技术领域

本发明涉及存储器技术领域，进一步地，涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的导电通道实现存储单元串的互连。然而，导电通道的底面与侧壁垂直，会对底部栅氧化层造成不利影响，并且不利于后续的离子注入工艺。

因此，期望进一步改进3D存储器件及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，导电通道的至少一部分底面为曲面，从而有利于提高离子注入的均匀性。

根据本发明的第一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述栅叠层结构的多个沟道柱；以及贯穿所述栅叠层结构的导电通道，其中，所述导电通道的至少部分底面为曲面。

优选地，所述导电通道的底面为锥面。

优选地，所述导电通道延伸至所述衬底，在所述衬底与所述导电通道的底面相应的位置具有掺杂区，所述掺杂区使得所述导电通道与所述衬底电连接。

优选地，所述多个沟道柱经由所述导电通道连接至源线。

优选地，还包括：位于所述衬底中的CMOS电路，所述导电通道提供所述CMOS电路与外部电路之间的电连接。

根据本发明的第二方面，提供一种3D存储器件的制造方法，包括：形成位于衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；形成贯穿所述绝缘叠层结构的多个沟道柱；形成贯穿所述栅叠层结构的导电通道，其中，所述导电通道的至少部分底面为曲面。

优选地，形成所述栅叠层结构的方法包括：形成位于所述衬底上方的绝缘叠层结构，所述栅叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；形成贯穿所述绝缘叠层结构的栅线缝隙；以及将所述绝缘叠层结构中的多个牺牲层置换成多个栅极导体，形成栅叠层结构，其中，所述导电通道形成于所述栅线缝隙中，所述栅线缝隙的底面形状与所述导电通道的底面形状相匹配。

优选地，形成所述栅线缝隙的方法包括：采用干法蚀刻工艺形成贯穿所述绝缘叠层结构的所述栅线缝隙；以及采用软蚀刻工艺处理所述栅线缝隙的底面，使得所述栅线缝隙的至少部分底面为曲面。

优选地，在形成所述栅线缝隙后，还包括：经由所述栅线缝隙的底面对所述衬底进行离子注入，以形成掺杂区。

优选地，还包括：形成与所述导电通道连接的源极，所述多个沟道柱经由所述导电通道连接至所述源极。