[发明专利]一种CRC并行编解码方法及基于其的编解码器

说明书

本发明公开了一种CRC并行编解码方法及基于其的编解码器，主要方法包括：将待编/解码数据依次输入至编/解码器，且该编/解码数据均通过并行输入的方式输入至编/解码器；在编/解码器中，该编/解码数据结合一CRC的生成多项式进行矩阵运算，得到该编/解码数据的编/解码结果。本发明提供的该CRC并行编解码方法及基于其的编解码器，利用公式递推法，将每个时钟的并行输入数据进行运算，通过运用最大时间差流水线技术，实现快速编解码；矩阵运算通过异或电路来实现，补齐每一条数据路径的延迟，得到最小的延迟时间差，使用流水线技术，实现快速的编解码运算。

技术领域

本发明涉及通信领域，尤其涉及一种CRC并行编解码方法及基于其的编解码器。

背景技术

在数字通信系统中，为了提高信道传输的可靠性，并且在接收端能够判断数据的正确性，除了使用信道编码技术之外，通常还会使用校验技术。循环冗余校验(CyclicRedundancy Check，CRC)，以其较强的误码检测能力及优异的抗干扰性能，在众多的通信系统中得到了广泛应用，如：Ethernet、卫星通信等，并在新的编解码系统中也起着很重要的作用。

CRC的实现是利用线性码的原理，对编码后的k位二进制数据按照一定的规则，产生一个r位的校验码，附加在原始数据后面，形成一个(k+r)位的二进制数据，再一起发送出去。在接收端以同样的规则检验CRC校验码，从而判断接受信息是否正确。

在实现的过程中，通常会使用流水线技术，提高系统的资源利用率和执行效率。最大时间差流水线技术，能够使电路系统的工作速度不再由系统关键路径决定，而是由数据路径之间的最大延迟差决定。因此，如果在电路设计中，将系统中的各条数据路径的延迟尽可能地调节成一样，那么就有可能获得很高的系统工作频率，实现快速并行运算。但是，CRC的串行编码为单比特输入，实现结构简单，延时比较长，仅适用于低速的串行通信中。

发明内容

本发明的目的在于提供一种CRC并行编解码方法及基于其的编解码器，根据CRC的生成多项式，利用公式递推法进行并行运算，并通过运用最大时间差流水线技术，快速实现CRC的编解码，提升通信系统的效率。

有鉴于此，本发明一方面提供了一种CRC并行编码方法，包括：

确定编码器的单次编码位数M；

确定待编码数据，该待编码数据共有N段，每段为一个M比特数据；

将各段M比特数据依次输入至编码器，且每段M比特数据均为通过并行输入的方式输入至编码器；

在编码器中，各段M比特数据结合一CRC的生成多项式进行矩阵运算，得到与各段M比特数据对应的第一CRC结果，一些实施例中，该矩阵运算为：

C_M＝C₀*A^M+u_M*[bA^M-1；bA^M-2；…；bA；b]，

其中，

b＝[g_r-1 g_r-2 … g₁ g₀]，{g_r-1，g_r-2，…g₀}为生成多项式的系数，r为校验位宽，u_M＝[u_M-₁，u_M-₂，…，u₁，u₀]，表示M比特数据，C_M为M比特数据并行输入编码器得到的第一CRC结果，C₀为编码器中的寄存器初值；

将该第一CRC结果对应的附加在各段M比特数据后即为各段M比特数据对应的编码结果。