[发明专利]面向二值化神经网络的基于电压调制的计算阵列

说明书

本发明提出面向二值化神经网络的基于电压调制的计算阵列，涉及模拟集成电路技术领域。计算阵列包括多个计算模块，每个计算模块包括数字计算单元、模拟计算单元。其中模拟计算单元包括由多个晶体管组成的模拟计算子单元；模拟计算单元的输入和输出数据均是电压信号。计算阵列包括数字计算阵列、模拟计算阵列。其中模拟计算阵列包括先入先出阵列和模拟计算单元阵列。本发明提出的计算阵列可以根据任务需求进行扩展，最大限度提高计算性能，降低访存要求，节省数据存储资源。通过流水操作实现各个计算子系统的协同操作。在模拟计算单元中，通过对模拟电压的堆叠完成数据的累加，大大提高运算的速度和性能。

技术领域

本发明涉及模拟集成电路技术领域，特别涉及面向二值化神经网络的基于电压调制的计算阵列。

背景技术

目前，卷积神经网络已经设计并应用于人脸检测、语音识别、车牌识别和文档分析等领域，这些多层次的神经网络规模庞大、复杂，需要大量的计算资源进行训练和评估。现场可编程门阵列(Filed-Programmable Gate Array，FPGA)加速器比通用处理器(GeneralPurpose Processor，GPP)具有更好的性能，但是神经网络的计算吞吐量与FPGA平台提供的内存带宽不匹配，无法充分利用逻辑资源或存储器带宽，与此同时，神经网络日益增加的复杂性和可扩展性加剧了这一问题，因此神经网络加速器的设计与研究具有十分重要的意义。

现有技术中，卷积神经网络加速器的设计已经实现了极低功耗，达到了微瓦量级。但是关于卷积神经网络加速器的设计优化仅仅涉及卷积层算法，对于包括激活层、池化层和规范层在内的功耗占比逐渐增大的非规则网络层来说，计算阵列资源没有得到充分利用，并且非规则网络层算法不能同卷积层算法和全连接层算法并行操作，导致非规则网络层占用大量的卷积层计算资源，因此在研究卷积神经网络加速器时，应重点考虑非规则网络层的设计优化，以降低卷积神经网络加速器的整体功耗。

二值化神经网络以其高模型压缩率和快计算速度的潜在优势，近年来成为深度学习的热门研究方向。在二值化神经网络中，大量乘法被化简为给数据集增加符号位，并通过两两相加实现计算。因此，对于二值化神经网络中加法算法的设计优化成为提高计算速度和节约计算资源的关键技术。

发明内容

本发明的目的是为了克服现有技术所存在的不足而提出了面向二值化神经网络的基于电压调制的计算阵列，该计算阵列中，模拟计算单元采用基于电压调制的加法单元，在进行非规则网络层的计算时，该加法单元将数字数据转换为模拟电压，通过电压堆叠的方式实现数据的累加，实现计算资源的合理分配及充分利用，从而提高计算的并行度。

为了解决上述技术问题，本发明提出如下技术方案：

本发明提出的面向二值化神经网络的基于电压调制的计算阵列，由多个并行的计算模块扩展而来。每个计算模块包括：数字计算单元、模拟计算单元、数字模拟转换器、模拟数字转换器、总线。计算模块通过总线与静态随机存取存储器进行数据交换。其中，数字计算单元直接通过总线与静态随机存取存储器进行数字数据交换。静态随机存取存储器的数字数据首先通过总线输入数字模拟转换器，数字数据转换为模拟数据后再输入模拟计算单元；模拟计算单元输出的模拟数据由模拟数字转换器转换为数字数据后，再通过总线输入到静态随机存取存储器。

数字计算单元是一个n×n阵列，包括n²个数字计算子单元。模拟计算单元是一个m×m阵列，包括m²个模拟计算子单元。

将大量的数字数据从静态随机存取存储器中提取，经过数字模拟转换器实现数字量转换为模拟量，该模拟量是电压值。在二值化神经网络中，由于权重是二值的，即只存在-1和1两个状态，相当于给数据增加一个负号或者正号。因此，模拟计算单元通过堆叠电压值的方式实现大量的模拟数据叠加。模拟数据的计算结果再通过模拟数字转换器，将模拟电压值转变成数字量，存储到外部存储器中。