[发明专利]存储器电路

说明书

本发明公开了一种存储器电路，存储器电路的数据接收级电路接收串列输入信号及芯片使能信号。存储器电路的数据写入电路依据串列输入信号以产生命令信号以及数据信号的至少其中之一。存储器电路的电源电路产生操作电压，以提供存储单元阵列执行数据存取动作。存储器电路的数据输出级电路输出读出数据。存储器电路的控制器依据芯片使能信号的变化，以执行存储器电路的操作状态的切换动作。控制器并依据操作状态，以决定数据接收级电路、数据写入电路、电源电路以及数据输出级电路的禁用或使能状态。本发明提供的存储器电路，可以在高速信号下操作，并具有低耗能、低失真、低杂波信号等性能。

技术领域

本发明属于存储器技术领域，涉及一种存储器电路，且特别是有关于一种具有轨到轨输入缓冲器以及状态控制器的存储器电路。

背景技术

图1A绘示现有的闪存存储器架构的示意图。请参见图1A，存储器控制器110提供芯片使能信号CS#、参考电压VREF、时钟信号CLK以及串列输入信号SIO至闪存存储器120。闪存存储器120依据串列输入信号SIO中的命令，以对闪存存储器120中的存储单元阵列(图未示)执行存取操作，并以串列方式输出读出数据以及数据选通信号DQS。

对于闪存存储器来说，符合残余连续终结逻辑(Stub Series Terminated Logic，SSTL)标准或是高温储存寿命(High Temperature Storage Life，HTSL)标准的输入缓冲区虽无静态电流，但无法在高速信号下操作。而差分类型的输入缓冲区虽可在适当的高速信号下操作，但具有静态电流。另外，闪存存储器120的输入缓冲器的噪声容限容易变动。图1B绘示现有的闪存存储器(flash memory)的输入缓冲器的示意图。请参见图1B，在输入缓冲器121在依据使能信号EN使能的状况下，输入信号IN在转态点附近(例如由低逻辑电平转为高逻辑电平的过程)时，输出信号OUT的状态会因为输入信号中的杂波信号而产生扰动。

发明内容

本发明提供一种存储器电路，可以在高速信号下操作，并具有低耗能、低失真、低杂波信号等性能。

本发明的存储器电路包括数据接收级电路、数据写入电路、存储单元阵列、电源电路、数据输出级电路以及控制器。数据接收级电路用以接收串列输入信号以及芯片使能信号。数据写入电路耦接数据接收级电路，用以依据串列输入信号以产生命令信号以及数据信号的至少其中之一。电源电路用以产生操作电压，以提供存储单元阵列执行数据存取动作。数据输出级电路耦接存储单元阵列，用以输出读出数据。控制器耦接数据写入电路以及电源电路，用以依据芯片使能信号的变化状态，以执行存储器电路的操作状态的切换动作。控制器并用以依据存储器电路的操作状态，以决定数据接收级电路、数据写入电路、电源电路以及数据输出级电路的禁用或使能状态。

基于上述，本发明的存储器电路具有可在高速信号下操作、低失真、低杂波信号等优点。另外，本发明通过设置状态控制器来控制存储器电路中各元件的使能与禁用状态，达到低功耗的效果。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1A绘示现有的闪存存储器架构的示意图。

图1B绘示现有的闪存存储器的输入缓冲器的示意图。

图2绘示本发明一实施例的存储器电路的示意图。

图3绘示本发明一实施例的状态机示意图。

图4绘示本发明一实施例的波形示意图。

图5绘示本发明另一实施例的波形示意图。

图6绘示本发明另一实施例的状态机示意图。

图7绘示本发明另一实施例的波形示意图。

图8绘示本发明一实施例的输入缓冲器的示意图。