[发明专利]研磨装置及研磨方法在审
| 申请号: | 201910684392.0 | 申请日: | 2019-07-26 |
| 公开(公告)号: | CN111716253A | 公开(公告)日: | 2020-09-29 |
| 发明(设计)人: | 侧瀬聡文 | 申请(专利权)人: | 东芝存储器株式会社 |
| 主分类号: | B24B57/02 | 分类号: | B24B57/02;B24B37/04;B24B37/10;H01L21/3105;H01L21/321 |
| 代理公司: | 北京律盟知识产权代理有限责任公司 11287 | 代理人: | 杨林勳 |
| 地址: | 日本*** | 国省代码: | 暂无信息 |
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| 摘要: | |||
| 搜索关键词: | 研磨 装置 方法 | ||
本发明涉及一种研磨装置及研磨方法。实施方式提供一种有效地去除基板的表面的凸缺陷的研磨装置。实施方式的研磨装置具备:保持部,保持基板;供给部,对基板的表面供给研磨剂;以及研磨部,具有弹性体,使用弹性体对基板的表面进行研磨,且研磨中的弹性体与基板的表面的接触面积小于基板的表面积,研磨中的弹性体的速度向量的基板表面的法线方向分量的方向在弹性体与基板的表面接触的前后反转。
[相关申请案]
本申请案享有以日本专利申请案2019-52002号(申请日:2019年3月19日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种研磨装置及研磨方法。
背景技术
例如,如存储装置或逻辑装置之类的半导体装置是通过在基板之上反复进行膜的沉积及膜的蚀刻而在基板之上形成所需的电路图案来制造的。例如,于进行膜的沉积及膜的蚀刻时,有时会在基板的表面形成从基板表面突出的凸缺陷。
如果在基板的表面产生凸缺陷,那么例如在用来形成电路图案的光刻步骤中,产生由于散焦而无法形成所需的电路图案的问题。尤其,当半导体装置越来越微细化而电路图案的最小尺寸也随之变小时,那么所述问题会变得严重。
例如,当进而在凸缺陷之上沉积膜时,会在被埋入的凸缺陷之上形成尺寸扩大的凸缺陷。随着膜的积层数增加,凸缺陷的尺寸扩大。因此,由于散焦而无法形成所需的电路图案的区域也扩大,所述问题变得更加严重。
例如,如果将存储装置的存储单元设为三维构造,那么形成于基板之上的膜的积层数飞跃性地增加。因此,凸缺陷对电路图案的形成造成的影响变大,导致半导体装置的成品率降低。因此,需要有效地去除基板的表面的凸缺陷的处理。
发明内容
本发明提供一种有效地去除基板的表面的凸缺陷的研磨装置及研磨方法。
实施方式的研磨装置具备:保持部,保持基板;供给部,对所述基板的表面供给研磨剂;以及研磨部,具有弹性体,使用所述弹性体对所述基板的表面进行研磨,且研磨中的所述弹性体与所述基板的表面的接触面积小于所述基板的表面积,研磨中的所述弹性体的速度向量的所述基板表面的法线方向分量的方向在所述弹性体与所述基板的表面接触的前后反转。
附图说明
图1(a)、(b)是第1实施方式的研磨装置的示意图。
图2是第1实施方式的研磨装置的研磨部的说明图。
图3(a)~(c)是第1实施方式的研磨装置及研磨方法的作用及效果的说明图。
图4是第1实施方式的研磨方法的作用及效果的说明图。
图5是第1实施方式的研磨方法的作用及效果的说明图。
图6(a)、(b)是第2实施方式的研磨装置的示意图。
图7(a)、(b)是第3实施方式的研磨装置的示意图。
图8(a)、(b)是第4实施方式的研磨装置的示意图。
具体实施方式
以下,一面参考附图一面对本发明的实施方式进行说明。此外,于以下说明中,对同一或类似的构件等标附同一符号,对于说明过一次的构件等,适当省略其说明。
以下,参考附图对实施方式的研磨装置及研磨方法进行说明。
(第1实施方式)
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