[发明专利]一种NAND Flash PHY

说明书

本发明涉及一种NAND Flash PHY，主要作用于Flash的DDR模式，能够显著提高Flash的接口频率。一种NAND Flash PHY，DQ通过DELAY_DQ送至IDDR GRP；DQS通过DELAY_DQS0送至IDDR GRP；使得DQ在经过DELAY_DQ、DQS经过DELAY_DQS0后产生DQS相对于DQ的90°相位延时；IDDR GRP通过DQS捕获到正确的DQ过后，将DQ及生成的wdata送入到ASYNC FIFO中；另一方面，DELAY_DQS0后还设有二级延时单元DELAY_DQS1，经DELAY_DQS1二次延时后送至ASYNC FIFO作为ASYNC FIFO的wrclk；其中，DELAY_DQS0经DELAY_DQS0为DQS_90°，DELAY_DQS1为DQS_（invert（180°）+180°）。本发明解决了ASIC和FPGA上NAND Flash PHY不能通用的问题；2.解决了FPGA上PHY的性能较低的问题，该PHY能够达到较快的运行频率。

技术领域

本发明涉及一种NAND Flash PHY，主要作用于Flash的DDR模式，能够显著提高Flash的接口频率。

背景技术

目前，采用PCIE-NVME作为接口的SSD已经成为一种趋势，对Flash PHY的设计也提出了更高的挑战性。通常Flash接口支持SDR或者DDR模式，并且每一种模式又有不同的timing mode。在高速的Flash接口中，通常采用Flash的DDR模式。然而在高速的DDR模式中，对DQ和DQS的相位调节至关重要，因此，Flash PHY的设计也是存储行业的一项难点。

现有技术存在的技术问题1：目前常见的NAND Flash PHY在FPGA和ASIC上并不一样，通常在做ASIC芯片的时候，由于FPGA上Flash的接口速度远远低于ASIC，导致在FPGA原型验证阶段不能充分的验证逻辑电路的正确性。

现有技术存在的技术问题2：不仅如此，在使用FPGA作为SSD的主控的时候，为了满足所需要的带宽，通常需要并行多个NAND Flash通道，极大的浪费资源和面积。

以上两个问题均是由于Flash的接口速度较低导致，故只要能够提高接口速度，便能有效的解决技术问题1和技术问题2。在常见的ASIC设计中，Flash的PHY都会集成有DLL，但是该类型的DLL基本不能在FPGA上通用。本方案设计的PHY和内部的DLL能够在FPGA和ASIC上都容易实现。在Xilinx的FPGA上，可以利用其内部的IDELAY，ODEIALY，IDDR，ODDR，LUT，DFF等相关资源；在ASIC上，可以利用OR，NOR，NADND，AND等相关门电路。经过实践证明，在Xilinx ZYNQ系列FPGA上，该设计能够实现的频率为200MHz/s，即单通道16bits位宽的Flash接口速度为800MB/s，完全能够满足FPGA产品的速度要求；在ASIC上，可以达到400MHz/s，单通道16bits位宽的Flash接口速度为1.6GB/s，在性能上完全满足常见的PCIE3.0X4接口的SSD控制器。

发明内容

本发明旨在针对上述问题，提出一种能够在ASIC和FPGA通用的NAND Flash PHY。

本发明的技术方案在于：

一种NAND Flash PHY， DQ通过DELAY_DQ送至IDDR GRP； DQS通过DELAY_DQS0送至IDDR GRP；使得DQ在经过DELAY_DQ、DQS经过DELAY_DQS0后产生DQS相对于DQ的90°相位延时；

IDDR GRP通过DQS捕获到正确的DQ过后，将DQ及生成的wdata送入到ASYNC FIFO中；另一方面，DELAY_DQS0后还设有二级延时单元DELAY_DQS1，经DELAY_DQS1二次延时后送至ASYNC FIFO作为ASYNC FIFO的wrclk；其中，DELAY_DQS0经DELAY_DQS0为DQS_90°，DELAY_DQS1为DQS_（invert（180°）+180°）。