[发明专利]存储器装置中多个块的擦除

说明书

本申请案涉及存储器装置中的多个块的擦除。各种应用可包含具有一或多个存储器装置的存储器系统，所述存储器装置能够响应于来自主机的命令而对多个存储器块执行存储器操作。举例来说，可通过若干种方法中的一种擦除多个存储器块来实现擦除性能的改进。这些方法可包含响应于单个命令而进行并行擦除，随后接着进行串行验证。其它方法可包含响应于单个命令而对所述多个块进行依序擦除及验证操作。本发明还揭示额外设备、系统及方法。

技术领域

本申请案大体来说涉及存储器装置。

背景技术

存储器装置通常作为内部半导体集成电路而设置在计算机或其它电子装置中。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器需要电力来维持其资料，且易失性存储器的实例包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)等等。非易失性存储器可在不被供电时仍保有所存储的数据，且非易失性存储器的实例包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)及三维(3D)XPoint^TM存储器等等。

快闪存储器作为非易失性存储器而用于各种各样的电子应用。快闪存储器装置通常包含单晶体管、浮动栅极或电荷陷获存储器单元的一或多个群组，所述群组允许实现高存储器密度、高可靠性及低功耗。两种常见类型的快闪存储器阵列架构包含与非(NAND)架构及与或(NOR)架构，这两种架构是以对每一者的基本存储器单元配置进行布置的逻辑形式命名。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列中的一行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列中的列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的串中的存储器单元在源极线与位线之间、源极到漏极地串联耦合在一起。

通过解码器存取NOR架构及NAND架构半导体存储器阵列，所述解码器通过选择耦合到存储器单元的栅极的字线来激活特定存储器单元。在NOR架构半导体存储器阵列中，一旦被激活，选定存储器单元将其数据值置于位线上，从而根据特定单元被编程的状态使不同的电流流动。在NAND架构半导体存储器阵列中，将高偏压电压施加到漏极侧选择栅极(SGD)线。在规定的通道电压(例如，Vpass)下驱动耦合到每一群组的未选定存储器单元的栅极的字线，以将每一群组的未选定存储器单元用作通道晶体管(例如，以使电流以不受未选定存储器单元所存储的数据值限制的方式通过)。接着，电流从源极线通过每一串联耦合群组流动到位线，仅受每一群组的选定存储器单元限制，从而将选定存储器单元的电流编码数据值置于位线上。

可将NOR架构或NAND架构半导体存储器阵列中的每一快闪存储器单元个别地或共同地编程为一个或一定数目个编程状态。举例来说，单电平单元(SLC)可表示两个编程状态中的一者(例如，1或0)，从而表示数据的一个位。然而，快闪存储器单元也可表示多于两个编程状态中的一者，从而允许制造较高密度的存储器而不增加存储器单元的数目，这是因为每一单元可表示多于一个二进制数位(例如，多于一个位)。这些单元可被称为多状态存储器单元、多数字单元或多电平单元(MLC)。在某些实例中，MLC可指代每单元可存储两个数据位(例如，四个编程状态中的一者)的存储器单元，三电平单元(TLC)可指代每单元可存储三个数据位(例如，八个编程状态中的一者)的存储器单元，且四电平单元(QLC)每单元可存储四个数据位。本文中，MLC在其较广义语境中使用以可指代每单元可存储多于一个数据位(即，可表示多于两个编程状态)的任何存储器单元。

传统存储器阵列是布置在半导体衬底的表面上的二维(2D)结构且可被称为平面存储器阵列。为增加给定区域的存储器容量且为降低成本，已减小了个别存储器单元的大小。然而，减小个别存储器单元的大小存在技术限制，且因此2D存储器阵列的存储器密度存在技术限制。作为响应，正在开发三维(3D)存储器结构(例如，3D NAND架构半导体存储器装置)，以进一步增大存储器密度且降低存储器成本。