[发明专利]基于锗硅异质结和双栅工艺的少掺杂隧穿场效应晶体管及制作方法

说明书

本发明公开一种基于锗硅异质结和双栅的少掺杂隧穿场效应晶体管，主要解决现有少掺杂隧穿场效应晶体管开关比和频率差的问题。其包括：漏区、沟道区、源区、第一上栅介质、第二上栅介质、第一下栅介质、第二下栅介质、源极、栅极和漏极；源区和沟道区自左向右位于漏区左侧，栅极和第一上栅介质自上而下位于沟道区上侧，第一下栅介质位于沟道区下侧，源极位于第一上栅介质左侧，漏极位于第一下栅介质右侧，第二上栅介质位于第一上栅介质上侧，第二下栅介质位于第一下栅介质下侧；源区和沟道区分别采用Ge和SiGe材料，形成异质结；背栅极位于第一下栅介质下侧，形成双栅。本发明提高了晶体管的开关比和频率，适用于低功耗数字集成电路。

技术领域

本发明涉及微电子器件技术领域，特别涉及一种少掺杂隧穿场效应晶体管，可用于大开态电流、低功耗数字集成电路的制备。

背景技术

在低功耗数字集成电路领域，随着器件集成度的提高，基于传统硅基的金属氧化物半导体场效应晶体管的特征尺寸逐渐减小，当尺寸达到物理极限时，金属氧化物半导体场效应晶体管的制造工艺变得复杂，同时它也会受到短沟道热载流子效应、沟道载流子分布量子涨落、漏之势垒降低、负偏压温度不稳定性以及量子隧穿效应等因素的影响，金属氧化物半导体场效应晶体管的栅极和沟道会出现漏电现象，从而对晶体管的性能造成严重影响。另外，传统金属氧化物半导体场效应晶体管以热电子发射为工作机制，晶体管的开关比小、频率特性差，并且亚阈值摆幅值存在60mV/Dec的极限，无法随着晶体管尺寸的减小而降低，从而导致器件的泄漏电流和功耗进一步增大。为获得具有更小亚阈值摆幅和更高开关比的低功耗器件，人们对隧穿场效应晶体管TFETs进行了研究，隧穿场效应晶体管TFETs的工作机制是带带隧穿BTBT，隧穿场效应晶体管TFETs能够和传统的CMOS工艺相互兼容，在室温下获得低于60mV/Dec的亚阈值摆幅，且不易受到短沟道效应的影响，隧穿场效应晶体管TFETs能够进一步减少电源电压V_DD，从而满足低功耗集成电路应用。

然而，隧穿场效应晶体管TFETs普遍存在的固有缺点是开态电流小、频率特性差，为改善隧穿场效应晶体管TFETs的开态电流和频率特性，人们提出多种新型器件结构，如双栅隧穿场效应晶体管DGTFET、异质结隧穿场效应晶体管HTFET、垂直隧穿场效应晶体管VTFET和少掺杂隧穿场效应晶体管DLTFET，如图1所示，其中少掺杂隧穿场效应晶体管DLTFET的器件结构包括源区、沟道区、漏区、第一栅介质二氧化铪和第二栅介质二氧化硅。隧穿场效应晶体管TFETs的开态电流主要依赖于沟道的电子带带隧穿效率，在上述器件结构中，少掺杂隧穿场效应晶体管DLTFET的制备工艺简单，隧穿结处的电场增加，在一定程度上可以提高晶体管的开态电流。但是少掺杂隧穿场效应晶体管DLTFET电子带带的遂穿效率没有发生明显增加，这就限制了开态电流的进一步提高。因此，需要改进传统少掺杂隧穿场效应晶体管DLTFET，从而提高器件的开关比和频率特性。

发明内容

本发明的目的在于针对上述现有技术的不足，提出一种基于锗硅异质结和双栅工艺的少掺杂隧穿场效应晶体管及制作方法，以降低晶体管的关态电流和亚阈值摆幅，减小电子隧穿距离，提高隧穿效率和开态电流，进而提高数字电路的开关性能。

本发明的技术思路是，通过引入双栅工艺和Ge/SiGe异质结，提高隧穿场效应晶体管TFETs的开态电流；通过在沟道区的上、下两侧分别引入两个面积大小相等的栅极，形成双栅电极，提高栅极对沟道的控制能力；通过源区和沟道分别采用窄带隙半导体Ge材料和高载流子迁移率的SiGe材料，以在源/沟道隧穿结处形成Ge/SiGe异质结，增强隧穿结处的电场强度，使能带变得更加陡峭，减小隧穿距离，提高开态电流。

根据上述思路，本发明的实现方案如下：