[发明专利]一种基于FIR滤波器的半数字锁相环

说明书

本发明公开了一种基于FIR滤波器的半数字锁相环，半数字锁相环包括：FIR滤波器、积分路径和数字/电压控制振荡器，FIR滤波器包括：计数器、延时链、多个分频器、多个鉴相器和低通滤波器，其中，多个分频器与数字/电压控制振荡器的输出端连接，每个分频器连接一个鉴相器，多个鉴相器与低通滤波器连接，积分路径分别与多个分频器中的其中一个分频器和数字/电压控制振荡器的输入端连接。本发明所提供的半数字锁相环，基于FIR滤波器的杂散抑制技术，有效地实现了对基于有限模分频器的半数字锁相环的杂散抑制，同时具有对工艺、电压、温度变化以及模拟失配不敏感的优点，在硬件成本开销成本上也具有优势。

技术领域

本发明涉及集成电路技术领域，具体涉及一种基于FIR滤波器的半数字锁相环。

背景技术

在基于有限模分频器的分数锁相环中，在一段时间内有限模分频器可以产生不同的分频比，使得锁相环能够实现平均值为分数的分频比。分数锁相环的参考频率不受频率精度的限制任意选取，这样可以通过提高参考频率和降低分频比，降低参考源以及分频器对锁相环带内噪声的贡献。较高的参考频率还允许采用动态改变环路带宽的方法在环路建立过程中使用较大的带宽以提高锁定速度。

由于有限模分频器产生分数分频比时的整数分频比序列不是真正的随机序列，分数锁相环中也同时引入了分数杂散的问题。作为信号产生电路，在分数锁相环设计中首先需要考虑的问题是输出信号的频谱纯度，包括相位噪声和杂散，其性能指标要求在时钟产生器和频率综合器中分别以时钟抖动和噪声模板的形式给出。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种基于FIR滤波器的半数字锁相环，有效地实现了对基于有限模分频器的半数字锁相环的杂散抑制，同时具有对工艺、电压、温度变化以及模拟失配不敏感的优点，在硬件成本开销成本上也具有优势。

为实现上述目的，本发明采用的技术方案如下：

一种基于FIR滤波器的半数字锁相环，所述半数字锁相环包括：FIR滤波器、积分路径和数字/电压控制振荡器，所述FIR滤波器包括：计数器、延时链、多个分频器、多个鉴相器和低通滤波器，其中，所述多个分频器与所述数字/电压控制振荡器的输出端连接，每个分频器连接一个鉴相器，所述多个鉴相器与所述低通滤波器连接，所述积分路径分别与所述多个分频器中的其中一个分频器和所述数字/电压控制振荡器的输入端连接；

所述计数器产生的控制信号经过所述延时链延时后产生多个延时单元，每个延时单元控制一个分频器产生一路时钟信号，所述多个分频器将产生的时钟信号输入对应的鉴相器，所述鉴相器获取外部输入的参考时钟信号与接收的时钟信号之间的第一相位误差信号，将所述多个鉴相器获取的多个所述第一相位误差信号输入所述低通滤波器中合成为模拟域的电压控制信号，根据所述电压控制信号控制所述数字/电压控制振荡器的输出频率，其中，所述延时链为寄存器链，所述寄存器链包括多级寄存器；

所述积分路径获取外部输入的所述参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据所述第二相位误差信号产生数字控制信号，根据所述数字控制信号控制所述数字/电压控制振荡器的输出频率。

进一步，如上所述的一种基于FIR滤波器的半数字锁相环，所述多个鉴相器为多个模拟鉴相器，所述低通滤波器为无源低通滤波器；每个模拟鉴相器设置有参考时钟信号输入端和时钟信号输入端，该参考时钟信号输入端用于接收外部输入的参考时钟信号，该时钟信号输入端用于接收对应的分频器输入的时钟信号；

所述模拟鉴相器获取所述参考时钟信号与对应的分频器输入的时钟信号之间的第一相位误差信号，将所述多个模拟鉴相器获取的多个所述第一相位误差信号输入所述无源低通滤波器中合成为模拟域的电压控制信号，根据所述电压控制信号控制所述数字/电压控制振荡器的输出频率。