[发明专利]一种3D NAND Flash

说明书

本申请公开了一种3D NAND Flash，包括：MCU、总线控制电路、总线和多个寄存器；多个寄存器被预先划分为至少两个寄存器组；任意一个寄存器组具有预设的唯一组地址段，任意一个寄存器在该寄存器所属的寄存器组中，具有预设的唯一局部寻址地址段；任意一个寄存器组通过局部总线与总线控制电路连接；总线控制电路与MCU连接；MCU，用于向总线控制电路发送第一信号；第一信号包括：至少一个寄存器的地址；总线控制电路，用于在接收到第一信号后，向第一信号中的组地址段指示的寄存器组中的寄存器发送第二信号；第一信号中组地址段指示的寄存器组中的寄存器，用于响应所接收到的第二信号。通过本申请公开的技术方案，可以减小总线消耗的功耗。

技术领域

本申请涉及电子信息领域，尤其涉及一种3D NAND Flash。

背景技术

Flash为非易失闪存。其中，3D NAND Flash(三维NAND型闪存)属于非易失闪存中的一种。

目前，3D NAND Flash包括微控制单元(Microcontroller Unit，MCU)、总线和多个寄存器，其中，MCU通过总线与寄存器间通信以实现寄存器对MCU指定的数据进行存储。

但是，3D NAND Flash中总线消耗的功耗较大。

发明内容

本申请提供了一种3D NAND Flash，目的在于解决3D NAND Flash中总线消耗的功耗较大的问题。

为了实现上述目的，本申请提供了以下技术方案：

本申请提供了一种3D NAND Flash，包括：MCU、总线控制电路、总线和多个寄存器；

所述多个寄存器被预先划分为至少两个寄存器组；任意一个所述寄存器组具有预设的唯一组地址段，任意一个所述寄存器在该寄存器所属的寄存器组中，具有预设的唯一局部寻址地址段；

任意一个所述寄存器组通过局部总线与所述总线控制电路连接；所述局部总线为所述总线的一部分；所述总线控制电路与所述MCU连接；

所述MCU，用于向所述总线控制电路发送第一信号；所述第一信号包括：至少一个所述寄存器的地址，任意一个所述寄存器的地址包括该寄存器所属的寄存器组的组地址段和该寄存器在所属寄存器组中的局部寻址地址段；

所述总线控制电路，用于在接收到所述第一信号后，向所述第一信号中的组地址段指示的寄存器组中的寄存器发送第二信号；发向任意一个寄存器组的第二信号包括：所述第一信号中属于该寄存器组的局部寻址地址段；

所述第一信号中组地址段指示的寄存器组中的寄存器，用于响应所接收到的第二信号。

可选的，所述总线控制电路发向任意一个寄存器组的第二信号仅包括：所述第一信号中属于该寄存器组的局部寻址地址段。

可选的，所述多个寄存器中的任意一个寄存器在所述3D NAND Flash中具有预设的唯一物理位置；

所述多个寄存器被预先划分为所述至少两个寄存器组的划分原则包括：划分后的任一寄存器组所包含的各寄存器的物理位置间的距离属于预设范围。

可选的，所述划分原则还包括：划分后的不同寄存器组所包含的寄存器的数量间的差值小于预设阈值。

可选的，任意一个寄存器组的组地址段由第一目标位数的二进制数表示；所述第一目标位数为采用所述二进制数区分表示所述至少两个寄存器组时所需的最少位数。

可选的，对于任意一个寄存器，该寄存器在所属的寄存器组中的局部寻址地址段由第二目标位数的二进制数表示；所述第二目标位数为采用所述二进制数区分表示待分析寄存器组中的寄存器时所需的最少位数；所述待分析寄存器组为所述至少两个寄存器组中包含寄存器的数目最多的寄存器组。