[发明专利]一种基于层叠寄存器窗的处理器并行加速方法在审

专利信息
申请号: 201910306336.3 申请日: 2019-04-17
公开(公告)号: CN111831336A 公开(公告)日: 2020-10-27
发明(设计)人: 伍世聪;林森;李珏 申请(专利权)人: 北京芯启科技有限公司
主分类号: G06F9/38 分类号: G06F9/38;G06F9/30;G06N3/063
代理公司: 北京名华博信知识产权代理有限公司 11453 代理人: 李冬梅;苗源
地址: 100091 北京市海淀*** 国省代码: 北京;11
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摘要:
搜索关键词: 一种 基于 层叠 寄存器 处理器 并行 加速 方法
【权利要求书】:

1.一种基于层叠寄存器窗的处理器并行加速方法,其特征包括:

FORK-JOIN指令译码器,支持相应的处理器扩展指令集,能够高速并行执行具有循环嵌套特征的软件代码;

一套支持层叠寄存器窗处理的执行装置。

2.所述支持层叠寄存器窗处理的执行装置,其特征包括:

具有特定的主、副寄存器窗结构;

每个副寄存器窗有自己的加速指令序列缓存、加速指令执行单元、控制电路,共同构成一个完整的执行装置;

支持在窗内或窗间,自动调度寄存数据,如并行分发、合并等。

3.所述窗寄存器具有一定的编址规律,能够对输入数据、中间数据、输出数据提供缓存;数据在寄存器窗中的分布可以是固定地址与功能的关系,也可以是功能分时复用地址的方式。

4.所述主寄存器窗,其寄存器数目与指令所支持的编址空间相关,与硬件设计无关。

5.所述执行装置可以同时支持一个或多个循环体加速指令序列,与总体加速性能和硬件面积、功耗等有关,不受指令设计限制。

6.所述一个或多个副寄存器窗,其窗数目与所扩展的FORK-JOIN功能和模式有关,与硬件设计无关;副寄存器窗中的寄存器数目与指令序列深度和并行性能要求有关,与硬件设计无关。

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