[发明专利]存储器控制器和包括该存储器控制器的存储器系统

说明书

本发明提供一种存储器控制器和包括该存储器控制器的存储器系统。该存储器控制器包括：处理器，响应于来自主机的请求生成命令和地址，并基于从存储器装置接收的数据生成二进制标签和对数似然比(LLR)；缓冲存储器，临时存储数据、二进制标签和LLR；以及错误校正电路，使用LLR对数据执行错误校正解码。

相关申请的交叉引用

本申请要求于2018年6月12日提交的申请号为10-2018-0067742的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。

技术领域

本公开的各个实施例总体涉及一种存储器控制器和包括该存储器控制器的存储器系统。特别地，实施例涉及一种用于执行错误校正操作的存储器控制器和包括该存储器控制器的存储器系统。

背景技术

存储器系统可以包括用于存储数据的存储器装置和用于响应于来自主机的请求控制存储器装置的存储器控制器。

存储器装置可以是当电源中断时存储的数据丢失的易失性存储器装置，或者即使在电源中断时也保留存储的数据的非易失性存储器装置。

非易失性存储器装置可以在存储器控制器的控制下执行在存储器单元中存储数据的编程操作、读取存储在存储器单元中的数据的读取操作以及擦除存储的数据的擦除操作。在存储器装置中，可以对编程数据执行错误校正编码，并且可以对读取数据执行错误校正解码。

发明内容

实施例提供了一种能够对多个存储器装置快速地执行错误校正解码的存储器控制器和包括该存储器控制器的存储器系统。

根据本公开的一方面，提供了一种存储器控制器，该存储器控制器包括：处理器，被配置成响应于来自主机的请求生成命令和地址，并基于从存储器装置接收的数据生成二进制标签和对数似然比(LLR)；缓冲存储器，被配置成临时存储数据、二进制标签和LLR；以及错误校正电路，被配置成使用LLR对数据执行错误校正解码，其中处理器：当确定对在存储器装置中的第一存储器装置中读取的数据的错误校正解码的结果为已失败时，将第一存储器装置的第一二进制标签临时存储在第一存储器装置的至少一个页面缓冲器中，然后执行对第二存储器装置的错误校正解码；当确定对在存储器装置中的第二存储器装置中读取的数据的错误校正解码的结果为已失败时，将第二存储器装置的错误校正解码中使用的第二二进制标签临时存储在第二存储器装置的至少一个页面缓冲器中；以及接收临时存储在第一存储器装置中的第一二进制标签，以对使用另一读取电压在第一存储器装置中读取的数据执行错误校正解码。

根据本公开的另一方面，提供了一种存储器系统，该存储器系统包括：第一存储器装置和第二存储器装置，第一存储器装置和第二存储器装置中的每一个被配置成存储数据；以及存储器控制器，被配置成控制第一存储器装置和第二存储器装置中的每一个的读取操作，其中存储器控制器：基于从第一存储器装置接收的第一数据生成二进制标签和LLR；使用LLR对第一数据执行错误校正解码；当错误校正解码失败时，将二进制标签发送至第一存储器装置；以及从第二存储器装置接收第二数据，并对第二数据执行错误校正解码。

根据本公开的另一方面，提供了一种存储器系统，该存储器系统包括：第一存储器装置和第二存储器装置，第一存储器装置和第二存储器装置中的每一个包括存储器单元阵列和至少一个页面缓冲器；以及控制器，被配置成：控制第一存储器装置和第二存储器装置中的每一个，以针对每个感测操作使用不同读取电压来重复从相应的存储器单元阵列感测数据并将感测的数据输出到至少一个页面缓冲器的操作，直到错误校正操作成功；基于感测的数据生成二进制标签；重复对感测的数据的错误校正操作，直到错误校正操作成功；在重复的错误校正操作期间，控制第一存储器装置和第二存储器装置中的每一个，以在错误校正操作的每次失败时更新至少一个页面缓冲器中的二进制标签，以便在每个后续的错误校正操作中使用，其中第一存储器装置和第二存储器装置共用通道并通过通道交替地与控制器通信。

附图说明