[发明专利]一种基于BCD工艺的新型栅极接地NMOS结构ESD保护器件

说明书

本发明公开了一种基于BCD工艺的新型栅极接地NMOS结构ESD保护器件，包括至少一个单体LVTSCR器件，所述单体LVTSCR器件包括P阱、N阱，所述N阱和P阱上均设有N+注入区和P+注入区，P阱和N阱之间有一桥状P+注入区，所述桥状P+注入区的尺寸调节范围在2.5um～10.0um之间；所述单体LVTSCR器件还包括栅氧化层，所述栅氧化层位于N阱的P+注入区和桥状P+注入区之间，在栅氧化层上方有金属覆盖并构成栅极；N阱的N+注入区、N阱的P+注入区和所述栅极构成所述单体LVTSCR器件的正极，P阱的N+注入区和P阱的P+注入区构成所述单体LVTSCR器件的负极。

技术领域

本发明涉及半导体集成电路芯片上静电放电防护技术领域，尤其涉及一种基于BCD工艺的新型栅极接地NMOS结构ESD保护器件。

背景技术

在集成电路芯片的制造、传输运送及最终系统应用中，都不可避免的会出现静电放电(Electrostatic discharge ESD)现象，而ESD瞬间释放的能量极有可能破坏IC芯片中的脆弱器件。因此，使用高性能的静电防护电路来钳位IC芯片各引脚的电压并泄放ESD的电荷以保护IC芯片不受损害是十分必需的。

目前已有多种静电防护器件被提出，如二极管、GGNM0S、SCR等。但是在实现对高压工艺制造的芯片的ESD防护过程中，由于这类芯片的工作电压通常比较高，可达到20V-40V甚至更高，因此其电源与地之间静电防护模块的触发电压要高于正常工作电压。

如果选用多指条(multi-finger)并联的GGNMOS结构，这里的NMOS就必须使用高压工艺中的高压晶体管，而对于高压晶体管，其一次击穿电压远大于二次击穿电压(Vt2<<Vt1)，这将违背多指条器件均匀导通的基本条件，即Vt1<Vt2，因此多指条并联后的高压NMOS器件的ESD保护能力并不能在单指条基础上得到较大提高。一般的可在多指条GGNMOS器件的每个指条中增加电阻以提高器件二次击穿电压值，从而提高导通均匀性，但是高压NMOS的Vt2比Vt1值要小太多，即使在每个指条中串连电阻，仍然无法满足各指条之间均匀导通的条件，也就很难达到高的ESD防护能力。

如果选用多指条SCR结构，虽然可以避免非均匀导通问题，达到较高的静电放电防护能力，但是如果外部噪声出现在电路的端口上，误触发了电源和地之间的SCR模块，形成低电阻通路，而一般的SCR结构的钳位电压都很低，在2～3V左右，这时电源处的钳位电压就比电路工作电压还要小，电源和地之间的低阻导通状态就可以一直保持，从而形成闩锁效应，最终将导致该部分电路被烧毁。

所以，高压工艺集成电路中电源与地之间的静电放电防护电路必须同时具备均匀导通和可避免因外界噪声导致的闩锁效应发生的能力。

针对上述问题，文献中公开过的现有解决方案有如下三种：

在Mingdou,Ker的论文Design on latch up-free power-rail ESD clampcircuit in high-voltage CMOS ICs”(E0S/ESD Symposium 2004)中，不同数量的场氧化物器件(FOD)通过级联的方式来达到倍增单个FOD器件的钳位电压值，从而实现无闩锁效应发生的ESD保护。

在Olivier Quittard的论文“ESD protection for high-voltage CMOStechnologies”(E0S/ESD Symposium 2006)中，则通过级联不同数量的低压GG匪OS或者Gate-up PMOST(GUPMOS)场效应晶体管器件来倍增单个MOSFET的钳位电压值，以实现无闩锁效应发生的ESD保护。

上面两种方案基于FOD器件以及GGNM0S/GUPM0S器件自身有较高的钳位电压的特征，通过级联数个相同的FOD器件或者MOS器件来实现预期要求的钳位电压值。但是FOD器件以及GGNM0S/GUPM0S的单位面积ESD保护能力不高，需要牺牲很大的芯片面积来实现基本的ESD保护指标。