[发明专利]在断电状态期间保留处理器内核的高速缓存条目

说明书

与第一高速缓存(205)相关联的处理器内核(215)开始进入断电状态。作为响应，将表示所述第一高速缓存的一组条目(220)的信息存储在保留区域(230)中，所述保留区域在所述处理器内核处于断电状态时接收保留电压。将指示所述一组条目中的一个或多个失效条目的信息也存储在所述保留区域中。响应于所述处理器内核开始从所述断电状态退出，使用表示所述条目的所述所存储的信息和指示所述至少一个失效条目的所述所存储的信息来恢复所述第一高速缓存的条目。

背景技术

常规的处理系统包含处理单元，诸如中央处理单元(CPU)和图形处理单元(GPU)，所述处理单元通常包含用于同时或并行地执行指令的多个处理器内核。表示处理器内核的状态的信息被存储在高速缓存中。存储在高速缓存中的信息用于加快处理器内核的操作。例如，转换后备缓冲器(TLB)用于对虚拟地址到物理地址的转换进行高速缓存，使得TLB可在没有耗时的页表遍历的情况下执行虚拟到物质地址转换。对于另一示例，高速缓存层次结构存储由处理器内核执行的指令和所述指令在由处理器内核执行时所使用的数据，使得不必在每次需要指令或数据时从外部存储器提取所述指令或数据。高速缓存层次结构包含：用于对用于每个处理器内核的信息进行高速缓存的L1高速缓存，用于对用于处理单元中的处理器内核的子集的信息进行高速缓存的L2高速缓存，以及用于对用于处理单元中的所有处理器内核的信息进行高速缓存的L3高速缓存。包含式高速缓存层次结构实施包含存储在L2高速缓存中的信息的L3高速缓存，L2高速缓存包含存储在L1高速缓存中的信息。

当处理器内核不主动执行操作(诸如执行指令)时，将处理器内核置于断电状态(其可被称为C6或CC6状态)以减少漏电流。在将对应的处理器内核置于断电状态之前，刷新存储处理器内核的状态信息的高速缓存然后将所述高速缓存断电。例如，当处理器内核断电时，处理器内核的TLB中的条目丢失。对于另一示例，将与处理器内核相关联的L1高速缓存或L2高速缓存中的高速缓存条目刷新到L3高速缓存或外部存储器，诸如动态随机存取存储器(DRAM)或磁盘驱动器。然后当从处理器内核和L1或L2高速缓存移除电力时，高速缓存条目从L1或L2高速缓存丢失。在高速缓存中缺乏最新信息会在处理器内核退出断电状态时降低处理器内核的性能。

附图说明

通过参考附图，可更好地理解本公开，并且使它的许多特征和优点对本领域技术人员来说为显而易见的。在不同附图中使用相同的附图标记来指示类似或相同的项目。

图1是根据一些实施方案的处理系统的框图。

图2是根据一些实施方案的包含转换后备缓冲器(TLB)和外部存储器层次结构的处理系统的一部分的框图。

图3是根据一些实施方案的在将与TLB相关联的处理器内核断电之前将代表TLB中的条目的信息存储在保留区域中的方法的流程图。

图4是根据一些实施方案的在将与TLB相关联的处理器内核断电之前使用存储在保留区域中的信息来恢复TLB中的条目的方法的流程图。

图5是根据一些实施方案的高速缓存层次结构的框图。

图6是根据一些实施方案的包含L2高速缓存和L3高速缓存的高速缓存层次结构的一部分的框图。

图7是根据一些实施方案的在将与较低层级高速缓存相关联的处理器内核断电之前将代表较低层级高速缓存中的条目的信息存储在保留区域中的方法的流程图。

图8是根据一些实施方案的响应于处理器内核开始从断电状态退出而使用存储在保留区域中的信息来重新填充较低层级高速缓存中的条目的方法的流程图。

具体实施方式