[发明专利]用于读取和写入优化的解码器电路中的电阻和栅极控制

说明书

在存储器系统中，字线解码器和位线解码器中的可变电阻电路(诸如晶体管电路)在偏置线设置时间期间和/或在读取操作的导通时间之前被设置为增加的电阻水平。在选择的存储器单元可以传导电流尖峰的初始导通时间段期间，可变电阻电路保持在增加的电阻水平。可变电阻电路的增加的电阻水平可以操作用于减小或限制电流尖峰的宽度。响应于初始导通时间段结束，可变电阻电路被设置回低电阻水平，以利于后续的感测结果检测事件和编程操作。

背景技术

在一些存储设备中，诸如那些采用相变存储器的存储设备，当在读取操作期间从处于给定状态的存储器单元读取数据时，该存储器单元传导电流尖峰或其他电流波形，其类似于用于对处于其他状态的存储器单元进行编程的存储器单元电流的电流波形。因此，在读取操作期间传导的电流尖峰可能不期望地改变存储在存储器单元中的数据的逻辑值。此类事件可以被称为读取干扰或错误写入。为了避免或最小化此类不期望事件的发生的可能性，可能期望减少在读取操作期间存储器单元传导的存储器单元电流与在写入操作期间存储器单元传导的存储器单元电流之间的相似性的方法。

附图说明

结合在本说明书中并构成其一部分的附图示出了本发明的各个方面，并且与说明书一起用于解释其原理。在方便的地方，在所有附图中将使用相同的附图标记指代相同或相似的元件。

图1A是示例存储器系统的框图。

图1B是包括多个存储器系统的存储模块的框图。

图1C是分层存储系统的框图。

图2A是图1A的存储器系统的控制器的示例组件的框图。

图2B是图1A的存储器系统的存储器管芯的示例组件的框图。

图3是耦合到字线和位线的示例存储器单元的透视图。

图4是耦合到存储器阵列的示例电路的框图，该电路被配置为对选择的存储器单元执行读取和写入操作。

图5是图4的示例电路的字线可变电阻电路的示例配置的电路示意图。

图6是图4的示例电路的位线可变电阻电路的示例配置的电路示意图。

图7是在示例读取和写入操作期间利用图4的电路产生的信号、电压和电流的时序图。

图8是图4的示例电路的字线可变电阻电路的另一示例配置的电路示意图。

图9是图4的示例电路的位线可变电阻电路的另一示例配置的电路示意图。

图10是为执行图7的读取和写入操作而施加到图8和图9的晶体管电路的栅极电压的时序图。

具体实施方式

作为介绍，下面的实施例涉及用于在读取和写入操作期间控制选择路径中的电阻水平和/或施加到存储器管芯上的选择路径中的晶体管电路的栅极电压的装置、设备、系统、电路和方法。在一个实施例中，一种电路包括：存储器阵列，其包括多个存储器单元；和路径，其被配置为供应电压以偏置多个存储器单元中的存储器单元。该路径包括：可变电阻电路，其被配置为：先于存储器单元导通，将相关联的电阻设置为高电阻水平；并且响应于初始导通时间段的结束时间，将相关联的电阻从高电阻水平调节到低电阻水平。

在一些实施例中，可变电阻电路包括晶体管，该晶体管被配置为：接收输入电压；并且响应于接收到输入电压，将相关联的电阻设置为高电阻水平。

在一些实施例中，晶体管被配置为响应于输入电压的电压电平的变化，将相关联的电阻从高电阻水平调节到低电阻水平。

在一些实施例中，晶体管被配置为响应于接收到处于中间电压电平的输入电压，将相关联的电阻设置为高电阻水平。

在一些实施例中，晶体管被配置为响应于接收到处于最小电压电平的输入电压，将相关联的电阻设置为高电阻水平。