[发明专利]用于读取和写入优化的解码器电路中的电阻和栅极控制

权利要求书

1.一种电路，其包括：

存储器阵列，其包括多个存储器单元；

路径，其被配置为供应电压以偏置所述多个存储器单元中的存储器单元，其中，所述路径包括：

可变电阻电路，其被配置为：

先于所述存储器单元导通，将相关联的电阻设置为高电阻水平；并且

响应于初始导通时间段的结束时间，将所述相关联的电阻从所述高电阻水平调节到低电阻水平。

2.根据权利要求1所述的电路，其中所述可变电阻电路包括晶体管，所述晶体管被配置为：

接收输入电压；并且

响应于接收到所述输入电压，将所述相关联的电阻设置为所述高电阻水平。

3.根据权利要求2所述的电路，其中所述晶体管被配置为响应于所述输入电压的电压电平的变化，将所述相关联的电阻从所述高电阻水平调节到所述低电阻水平。

4.根据权利要求2所述的电路，其中所述晶体管被配置为响应于接收到处于中间电压电平的所述输入电压，将所述相关联的电阻设置为所述高电阻水平。

5.根据权利要求2所述的电路，其中所述晶体管被配置为响应于接收到处于最小电压电平的所述输入电压，将所述相关联的电阻设置为所述高电阻水平。

6.根据权利要求2所述的电路，其进一步包括包含所述晶体管的字线解码器。

7.根据权利要求2所述的电路，其进一步包括包含所述晶体管的位线解码器。

8.根据权利要求1所述的电路，其中所述路径包括第一路径，所述电压包括第一电压，所述可变电阻电路包括第一可变电阻电路，所述相关联的电阻包括第一相关联的电阻，所述高电阻水平包括第一高电阻水平，所述低电阻水平包括第一低电阻水平，并且其中所述电路进一步包括：

第二路径，其被配置为供应第二电压以偏置所述存储器单元，其中所述第二路径包括：

第二可变电阻电路，其被配置为：

先于所述存储器单元导通，将第二相关联的电阻设置为第二高电阻水平；并且

响应于所述初始导通时间段的所述结束时间，将所述第二相关联的电阻从所述第二高电阻水平调节到第二低电阻水平。

9.根据权利要求1所述的电路，其中所述可变电阻电路被配置为在用于从所述存储器单元读取数据的读取操作的字线选择时段之前，将所述相关联的电阻设置为所述高电阻水平。

10.根据权利要求10所述的电路，其中所述可变电阻电路包括并联连接的一对晶体管，其中所述一对晶体管中的一个被配置为截止以将所述相关联的电阻设置为所述高电阻水平，并且其中所述一对晶体管中的两个都被配置为导通以将所述相关联的电阻从所述高电阻水平调节到所述低电阻水平。

11.一种电路，其包括：

存储器阵列，其包括多个存储器单元；

电压发生器，其被配置为在读取操作期间产生电压，以从所述多个存储器单元中的存储器单元读取数据；

晶体管电路，其被配置为：

接收所述电压；并且

将所述电压传递到耦合到所述存储器单元的偏置线；偏置电路，其被配置为：

在所述存储器单元传导存储器单元电流的尖峰部分的导通时间之前的偏置线设置时段期间，根据第一偏置设置来偏置所述晶体管电路；并且

在所述尖峰部分之后且在感测操作的感测结果检测时间之前，切换到根据第二偏置设置来偏置所述晶体管电路。

12.根据权利要求11所述的电路，其中所述晶体管电路包括p沟道金属氧化物半导体场效应晶体管即PMOS晶体管，并且其中所述偏置电路被配置为通过将施加到所述PMOS晶体管的栅极电压从第一电压电平减小到第二电压电平，切换到根据所述第二偏置设置来偏置所述PMOS晶体管。