[发明专利]具有用于高电压的改进的肖特基接触的肖特基势垒二极管

说明书

一种肖特基势垒二极管包括：具有主表面(10)的半导体主体；延伸到所述主表面的所述半导体主体的掺杂区(1)和另外的掺杂区(2)，所述掺杂区和另外的掺杂区具有相反类型的导电性；所述另外的掺杂区的子区域(DP阱)和另外的子区域(SP阱)，所述子区域彼此相邻，所述另外的子区域包括比所述子区域(DP阱)高的掺杂浓度；在所述主表面上的硅化物层(6)，所述硅化物层与所述掺杂区形成界面；在所述掺杂区上的电接触部(7)以及将所述另外的掺杂区与所述硅化物层电连接的另外的电接触部(8)。

本公开适用于肖特基势垒二极管领域，尤其是高电压肖特基势垒二极管领域。

肖特基势垒二极管包括在金属与适度掺杂的半导体材料之间的界面，即所谓的肖特基接触，该界面主要沿一个方向传导。肖特基势垒二极管比p-n结二极管更快地开始在正方向上传导有效电流。所述特征对避免集成电路发生故障很重要，在所述集成电路中电流将被注入到n阱，但是不会进入衬底。

在下文中，在半导体材料与金属之间形成肖特基接触的界面将称为“界面”。

高电压肖特基势垒二极管需要限制界面处的电场。较高的击穿电压能够通过在靠近界面的半导体材料的表面处的高掺杂区实现。高掺杂区的目的是在界面下方建立空间电荷区域，以便将电势推向阴极。在制造过程中，在高掺杂区的植入期间需要专用的掩膜来屏蔽界面。

本发明的目标是提供一种高电压肖特基势垒二极管，所述高电压肖特基势垒二极管具有用于正向偏置的低导通电阻以及用于反向偏置的低泄漏电流和高击穿电压。

所述目标通过根据权利要求1所述的肖特基势垒二极管实现。实施例源于从属权利要求。

除非另有说明，上述限定也适用于以下描述。

肖特基势垒二极管包括：具有主表面的半导体主体；半导体主体的掺杂区和另外的掺杂区，所述半导体主体的掺杂区和另外的掺杂区具有相反类型的导电性并且都延伸到主表面；另外的掺杂区的子区域和另外的子区域，所述子区域彼此相邻，所述另外的子区域包括比子区域高的掺杂浓度；在主表面上的硅化物层，所述硅化物层与掺杂区形成界面；在掺杂区上的电接触部以及将另外的掺杂区与硅化物层电连接的另外的电接触部。在高电压肖特基势垒二极管中，阻断电压可以至少是10V。

肖特基势垒二极管的一实施例包括在电接触部与另外的电接触部之间的主表面处的绝缘区，和在绝缘区上的场板，该绝缘区将场板与另外的掺杂区分开，并且该电接触部将掺杂区与场板电连接。

在另一实施例中，场板设置在子区域上方。

在另一实施例中，场板不覆盖另外的子区域。

在另一实施例中，掺杂区具有n型导电性，并且另外的掺杂区具有p型导电性。

在另一实施例中，硅化物层覆盖另外的子区域的区域，在该区域中掺杂浓度至少是10¹⁶cm^-3。

在另一实施例中，子区域提供了减小的表面场条件。

在另一实施例中，另外的子区域提供了电压阻断能力，该电压阻断能力保护界面免受高电场影响。

在另一实施例中，电接触部包括设置在直线上的多个接触插头，并且另外的电接触部包括设置在与该直线平行的另外的直线上的另外的多个接触插头。

在另一实施例中，另外的子区域具有围绕着掺杂区的一部分的环形或框架形的形状。

在另一实施例中，由另外的子区域围绕的掺杂区的部分在彼此相距较远的两个相对端处逐渐变窄。

在另一实施例中，由另外的子区域围绕的掺杂区的部分由另外的子区域的边界限制，并且该边界具有六边形形状。

以下是结合附图的肖特基势垒二极管的示例的详细描述。

图1是肖特基势垒二极管的实施例的局部横截面。