[发明专利]具有MBIST的多处理器内核设备

说明书

在具有多个处理器内核的嵌入式设备中，每个内核具有静态随机存取存储器(SRAM)、与该SRAM相关联的存储器内置自检(MBIST)控制器、与MBIST控制器耦接的MBIST访问端口、通过第一多路复用器与MBIST访问端口耦接的MBIST有限状态机(FSM)和通过每个处理器内核的多路复用器与每个处理器内核的MBIST访问端口耦接的JTAG接口。

技术领域

本公开涉及多处理器内核设备，具体地涉及具有内置自检功能的多处理器内核微控制器。

背景技术

微控制器是片上系统，并且不仅包括中央处理单元(CPU)而且包括存储器、I/O端口和多个外围设备。多处理器内核设备诸如多核微控制器不仅包括一个CPU而且包括两个或更多个中央处理内核。此设备提供增强的性能、改善的安全性和帮助软件开发。在嵌入式设备中，这些设备需要使用具有大量引脚的外壳以允许访问各种外围设备。

每个处理器可具有其自己的专用存储器。在哈佛架构中，提供用于程序和数据的单独存储器，其中程序存储器(ROM)通常为闪存存储器，并且数据存储器为易失性随机存取存储器(RAM)。在由申请人设计的多核微控制器中，实现了主处理器内核和一个或多个从处理器内核。从处理器通常包括用于数据和程序存储器两者的RAM，其中程序存储器通过主内核加载。

发明内容

存在对此类多核设备的需要，以具体地为其集成的易失性存储器提供有效的自检功能。

根据实施方案，嵌入式设备可包括多个处理器内核，每个处理器内核包括：静态随机存取存储器(SRAM)；与所述SRAM相关联的存储器内置自检(MBIST)控制器；与所述MBIST控制器耦接的MBIST访问端口；通过第一多路复用器与所述MBIST访问端口耦接的MBIST有限状态机(FSM)；和通过每个处理器内核的多路复用器与每个处理器内核的MBIST访问端口耦接的JTAG接口。

根据另一个实施方案，多个处理器内核可由主内核和从内核组成。根据另一个实施方案，多个处理器内核可包括单个主内核和至少一个从内核。根据另一个实施方案，从内核可包括从程序静态随机存取存储器(PRAM)和与MBIST访问端口耦接的相关联的MBIST控制器。根据另一个实施方案，所述MBIST访问端口的数据输出可与BIST控制器的与所述SRAM相关联的数据输入耦接，其中所述BIST控制器的与所述SRAM相关联的数据输出与所述BIST控制器的与所述PRAM相关联的数据输入耦接，并且其中所述BIST控制器的与所述PRAM相关联的数据输出与BIST访问端口的数据输入耦接。根据另一个实施方案，每个BIST控制器可由相关联的FSM和用户软件单独配置以在嵌入式设备复位之后执行存储器自检。根据另一个实施方案，可通过外部复位、软件复位指令或看门狗复位来发起复位。根据另一个实施方案，每个处理器内核可包括时钟源，该时钟源向相关联的FSM提供时钟。根据另一个实施方案，可针对多个处理器内核的MBIST FSM选择不同的时钟源。根据另一个实施方案，每个FSM可包括与相应的处理内核耦接的控制寄存器。根据另一个实施方案，处理内核的复位序列可被扩展，直到存储器测试已完成。根据另一个实施方案，从FSM提供的信号可用于扩展复位序列。根据另一个实施方案，嵌入式设备还可包括主内核中的用于配置所述主MBIST功能和每个从MBIST功能的配置用户空间文件系统。根据另一个实施方案，在用于操作嵌入式设备的方法中，该嵌入式设备包括多个处理器内核，每个处理器内核包括静态随机存取存储器(SRAM)、与SRAM相关联的存储器内置自检(MBIST)控制器、与MBIST控制器耦接的MBIST访问端口、通过第一多路复用器与MBIST访问端口耦接的MBIST有限状态机(FSM)和通过每个处理器内核的多路复用器与每个处理器内核的MBIST访问端口耦接的JTAG接口，该方法可包括：为至少一个内核配置MBIST功能，其中MBIST由至少一个内核的FSM通过多路复用器来控制；执行复位；以及在复位序列期间或在已暂停对SRAM的访问时，执行MBIST。