[发明专利]存储器系统中的动态链路差错保护

权利要求书

1.一种用于存储器系统的装置，包括：

存储器设备，其被配置为通过链路与主机进行通信，

其中所述存储器设备包括：

多个存储器单元；以及

存储器链路接口，其被配置为通过所述链路从所述主机接收读命令，从所述多个存储器单元检索读数据，并且响应于所述读命令根据所应用的链路保护模式通过所述链路向所述主机提供所述读数据，或者

通过所述链路从所述主机接收写命令，通过所述链路从所述主机接收写数据，并且响应于所述写命令根据所应用的链路保护模式将所述写数据存储到所述多个存储器单元，以及

其中所述存储器设备被配置为

实现多个链路保护模式，包括第一链路保护模式和第二链路保护模式，其中应用所述多个链路保护模式而以不同保护级别保护通过所述链路传送的所述读数据或所述写数据免于差错，以及

响应于从所述主机收到的链路保护模式改变通知而从应用所述第一链路保护模式改变为应用所述第二链路保护模式，并且

其中从所述主机收到的所述链路保护模式改变通知是链路速度改变通知。

2.如权利要求1所述的装置，其中所述多个链路保护模式包括无链路保护。

3.如权利要求1所述的装置，其中所述存储器设备进一步包括：

存储器编码器，其在被启用的情况下被配置为对从所述多个存储器单元检索的所述读数据进行编码，使得在收到所述读命令之际通过所述链路将经编码的读数据提供给所述主机，或者

存储器解码器，其在被启用的情况下被配置为对通过所述链路从所述主机收到的所述写数据进行解码，使得在收到所述写命令之际将经解码的写数据存储在所述多个存储器单元中，

其中所述存储器设备被配置为基于所应用的链路保护模式来控制所述存储器编码器的使能级别和所述存储器解码器的使能级别。

4.如权利要求3所述的装置，进一步包括：

对应于所述多个链路保护模式的多个频率设定点(FSP)寄存器，

其中每个FSP寄存器指示所述存储器编码器的所述使能级别或所述存储器解码器的所述使能级别。

5.如权利要求4所述的装置，其中，

所述存储器设备进一步包括用于实现所述多个FSP寄存器的一个或多个模式寄存器，

其中所述存储器链路接口被配置为针对所述多个FSP寄存器中的每个模式寄存器，接收模式寄存器写(MRW)命令连同该模式寄存器的模式值，以及

其中所述存储器设备被配置为通过根据所收到的模式值对所述多个FSP寄存器的所述一个或多个模式寄存器进行编程来对所述多个FSP寄存器进行编程。

6.如权利要求4所述的装置，其中，

每个FSP寄存器包括读差错检测比特、读差错纠正比特、写差错检测比特和写差错纠正比特，

其中所应用的FSP寄存器是对应于所应用的链路保护模式的FSP寄存器，以及

其中所述存储器编码器被配置为，如果所应用的FSP寄存器的所述读差错检测比特和所述读差错纠正比特中的一者或两者被置位，则对从所述多个存储器单元中检索的所述读数据进行编码，或者

其中所述存储器解码器被配置为：

如果所应用的FSP寄存器的所述写差错检测比特被置位，则检测从所述主机收到的所述写数据是否具有一个或多个比特差错，以及

如果所应用的FSP寄存器的所述写差错纠正比特被置位，则纠正从所述主机收到的所述写数据中的达写阈值数目个比特差错，使得经纠正的写数据被存储在所述多个存储器单元中。

7.如权利要求6所述的装置，

其中所述多个FSP寄存器包括对应于高链路速度和低链路速度的高速FSP寄存器和低速FSP寄存器，所述高链路速度比所述低链路速度更快，

其中在所述高速FSP寄存器中，

所述读差错检测比特和所述读差错纠正比特中的一者或两者被置位，以及

所述写差错检测比特和所述写差错纠正比特两者被置位，以及

其中在所述低速FSP寄存器中，所述读差错检测比特、所述读差错纠正比特、所述写差错检测比特和所述写差错纠正比特都未被置位。