[发明专利]抗老化装置

说明书

提供了一种装置，该装置包括：相同导电类型的晶体管的堆叠，该堆叠包括第一晶体管和第二晶体管，第一晶体管和第二晶体管串联耦合并具有公共节点；和相同导电类型的反馈晶体管，耦合到该公共节点和该堆叠中的第一晶体管的栅极端子。

优先权要求

本申请要求2017年7月14日提交的题为“AGING TOLERANT APPARATUS”的美国专利申请No.15/650,271的优先权，并且通过引用整体合并于此。

背景技术

与在平面技术中开发的晶体管相比，在FinFET(鳍式场效应晶体管)技术中开发的互补金属氧化物半导体(CMOS)晶体管通常遭受增强的老化劣化。数字电路性能因老化而以两种方式劣化：(1)功能劣化，这是由于老化电路在使用期(lifetime)中停止工作或显著劣化；以及(2)器件失效，这是由于过度的老化触发了晶体管的不可逆转的电介质击穿，导致对应电路瞬时失效。由于老化与电压成指数关系，因此在晶体管暴露于超过CMOS器件工作限制的电压的情况下，数字电路会老化。内部节点暴露于超过器件目标限制的电压的数字电路拓扑之一是堆叠晶体管配置。

附图说明

通过以下给出的具体实施方式和本公开的各个实施例的附图，将更充分地理解本公开的实施例，然而，具体实施方式和附图不应当被解释为将本公开限制到特定的实施例，而是仅用于说明和理解。

图1A示出了堆叠电路配置。

图1B示出了当堆叠中的一晶体管截止时的堆叠电路配置，这可能导致该晶体管过度老化和失效。

图2示出了根据本公开的一些实施例的具有抗老化装置的堆叠电路配置。

图3示出了根据本公开的一些实施例的具有抗老化装置的“N”堆叠电路配置。

图4A示出了遭受老化失效的NAND逻辑门电路。

图4B示出了根据本公开的一些实施例的具有抗老化装置的NAND逻辑门电路。

图5示出了根据本公开的一些实施例的比较图4A-B的NAND逻辑门电路的瞬态行为的一组曲线图。

图6示出了根据本公开的一些实施例的比较经过多年的图4A-B的NAND逻辑门电路的瞬态行为的一组曲线图。

图7示出了根据一些实施例的示出环形振荡器(RO)频率劣化与使用期的关系的曲线图。

图8示出了根据一些实施例的示出图1A和图2的晶体管MN2的驱动电流劣化的曲线图。

图9示出了根据本公开的一些实施例的抗老化NOR逻辑门电路。

图10示出了根据本公开的一些实施例的抗老化选择电路。

图11示出了根据本公开的一些实施例的抗老化多路复用器电路。

图12示出了根据本公开的一些实施例的具有抗老化装置的智能设备或计算机系统或SoC(片上系统)。

具体实施方式

一些实施例描述了一种抗老化电路，该抗老化电路将高阻抗节点钳位到良好定义的固定电压。一些实施例将抗老化电路技术用于“N”个堆叠晶体管，并且该技术也适用于使用堆叠n型和p型器件的所有数字电路。一些实施例确保了在晶体管堆叠中的中间节点处的信号受到噪声和/或耦合的影响的情况下，存在替代的充电/放电路径以将该节点上的电压钳位到规定的电压。

存在各个实施例的许多技术效果。例如，一些实施例的抗老化电路或装置通过将所有受影响的内部节点钳位到规定的电压电平，来防止器件工作电压超过堆叠n型晶体管和/或p型晶体管配置的工艺所指定的电压。一些实施例的抗老化电路或装置避免了晶体管、数字电路的过度劣化以及电路故障。在一些实施例中，对于使用晶体管堆叠的环形振荡器(RO)电路，具有抗老化电路的频率劣化可以比不具有抗老化电路的频率劣化低得多。