[实用新型]一种基于数字锁相环的时钟去抖动电路

说明书

一种基于数字锁相环的时钟去抖动电路，包括数字锁相环模块、模/数转换模块和数/模转换模块；所述模/数转换模块的一端连接抖动时钟信号源，另一端与所述数字锁相环模块电连接；所述数/模转换模块的一端与所述模/数转换模块电连接，另一端与所述数字锁相环模块电连接。本申请的有益效果是：通过将抖动时钟转换为数字、模拟的正弦波方式，最终获得去抖动的时钟，对系统时钟要求不高，降低了系统的设计难度和成本；数字锁相环模块采用FPGA实现，一致性好，调试难度低，容易实现低抖动时钟的去抖动。

技术领域

本申请属于时钟去抖动技术领域，具体地说，涉及一种基于数字锁相环的时钟去抖动电路。

背景技术

常用的数字时钟去抖动方法，恢复出的去抖动时钟信号的周期性仍不能满足一些高精度的时钟要求。要降低时钟抖动性的变化，就需要提高恢复时钟频率，从而提高对恢复时钟的采样率。如果对时钟抖动性变化的要求低至纳秒级，则所需的恢复时钟频率高达1GHz甚至更高。在当前的技术条件下，这是难以实现的，既使实现费用也是很高的。而且高频率的采样率对鉴相器和环路滤波的设计要求很高，无形当中又增加了配套器件的设计难度和设计费用，最终提高使用成本。

发明内容

有鉴于此，本申请所要解决的技术问题是提供了一种基于数字锁相环的时钟去抖动电路，能够利用鉴相器单元获得的抖动时钟差值信息、环路滤波单元获得的频率控制字信息和NCO生成的去抖动时钟信息，恢复出去抖动后的时钟。

为了解决上述技术问题，本申请公开了一种基于数字锁相环的时钟去抖动电路，并采用以下技术方案来实现。

一种基于数字锁相环的时钟去抖动电路，包括数字锁相环模块、模/数转换模块和数/模转换模块；所述模/数转换模块的一端连接抖动时钟信号源，另一端与所述数字锁相环模块电连接；所述数/模转换模块的一端与所述模/数转换模块电连接，另一端与所述数字锁相环模块电连接。

进一步的，所述数字锁相环单元包括鉴相器、环路滤波模块和NCO模块，所述鉴相器、所述环路滤波模块和所述NCO模块依次电连接；且所述鉴相器的输入端与所述模/数转换模块电连接，所述NCO模块的输出端与所述数/模转换模块电连接。

更进一步的，所述数/模转换电路采用AD9233芯片。

更进一步的，所述模/数转换模块采用DA9957芯片。

与现有技术相比，本申请可以获得包括以下技术效果：通过将抖动时钟转换为数字、模拟的正弦波方式，最终获得去抖动的时钟，对系统时钟要求不高，降低了系统的设计难度和成本；数字锁相环模块采用FPGA实现，一致性好，调试难度低，容易实现低抖动时钟的去抖动。

当然，实施本申请的任一产品并不一定需要同时达到以上所述的所有技术效果。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是本申请一个实施例的基于数字锁相环的时钟去抖动电路原理框图。

图2是本申请一个实施例的鉴相器原理框图。

具体实施方式

以下将配合附图及实施例来详细说明本申请的实施方式，藉此对本申请如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。

一种基于数字锁相环的时钟去抖动电路，如图1所示，包括数字锁相环模块、模/数转换模块1和数/模转换模块5。模/数转换模块1的一端连接原始的抖动时钟信号源，另一端与数字锁相环模块电连接；数/模转换模块5的一端与模/数转换模块1电连接，另一端与数字锁相环模块电连接。