[发明专利]锁相环集成电路

说明书

本申请涉及锁相环集成电路，并公开一种集成电路，其包括锁相环(PLL)电路(116)、压控振荡器(VCO)电路(134)以及接口电路(126)。PLL电路(116)包括参考信号输入端(102)、参考分频器电路(104)、参考信号输出端(122)、开关(106)、相位检测器(108)、电荷泵(110)以及控制电压输出端(136)。参考分频器电路(104)耦合到参考信号输入端(102)。开关(106)耦合到参考分频器电路(104)和参考信号输出端(122)。开关(106)被配置为可切换地将参考分频器电路(104)连接到参考信号输出端(122)。VCO电路(134)包括控制电压输入端(120)、VCO(118)、校准电路(132)以及校准输入/输出(I/O)端(130)。VCO(118)耦合到控制电压输入端(120)。校准电路(132)耦合到VCO(118)。校准I/O端(130)耦合到校准电路(132)。

相关申请的交叉引用

本申请要求于2017年12月29日提交的名称为“Phase Locked Loop IntegratedCircuit”的美国临时专利申请号62/611,796的优先权，所述专利申请通过引用以其整体并入本文。

背景技术

锁相环(PLL)是一种广泛用于各种电子装置的构建块。PLL是一种相位反馈系统，其包括反馈路径中的相位检测器、低通滤波器和压控振荡器(VCO)。当回路没有参考信号时，压控振荡器以自由运行的频率操作。如果施加参考信号，通常通过晶体控制振荡器来施加，则相位检测器将输入参考的相位和频率与通过分割从其产生的信号的VCO的信号相比较，并且生成与两个信号中的差值相关的误差电压。然后误差电压被滤波，且应用于VCO的控制，从而在减少两个信号之间的频率差的方向上改变VCO的频率。当两个信号的频率变得足够接近时，系统的负反馈性质导致系统与输入信号锁定。一旦锁定，除了需要有限的相位差来生成校正的误差电压以将VCO频率偏移到输入信号频率之外，VCO频率和相位与参考信号的频率对准，从而保持系统锁定。

发明内容

本文公开了用于振荡器中的集成电路，该振荡器提供了减少的伪信号振幅。在第一示例中，集成电路包括锁相环(PLL)电路、压控振荡器(VCO)电路和接口电路。PLL电路包括参考信号输入端、参考分频器电路、参考信号输出端、开关、相位检测器、电荷泵和控制电压输出端。参考分频器电路耦合到参考信号输入端。开关耦合到参考分频器电路和参考信号输出端。开关被配置为可切换地将参考分频器电路连接到参考信号输出端。相位检测器耦合到参考分频器电路。电荷泵耦合到相位检测器。控制电压输出端耦合到电荷泵。VCO电路包括控制电压输入端、VCO、校准电路和校准输入/输出(I/O)端。VCO耦合到控制电压输入端。校准电路耦合到压控振荡器。校准I/O端耦合到校准电路。接口电路包括校准控制输出端。

在另一示例中，振荡器系统包括第一集成电路和第二集成电路。第二集成电路和第一集成电路包括相同的电路。第一集成电路和第二集成电路中的每个包括PLL电路、VCO电路以及接口电路。第一集成电路的PLL电路耦合到第二集成电路的压控振荡器电路。第一集成电路的接口电路控制第二集成电路的VCO电路的校准。

在进一步示例中，振荡器系统包括第一集成电路和第二集成电路。第二集成电路和第一集成电路包括相同的电路。第一集成电路和第二集成电路中的每个包括PLL电路和VCO电路。PLL电路包括参考频率输入端、参考分频器电路、参考信号输出端，以及开关。该开关被配置为可切换地将参考分频器电路的输出连接到参考信号输出端。第一集成电路的PLL电路耦合到第二集成电路的压控振荡器电路。第一集成电路的参考信号输出端耦合到第二集成电路的参考频率输入端。

附图说明

为了详细描述各种示例，现将参考附图，在附图中：

图1示出根据各种示例的减少伪音调的锁相环(PLL)/压控振荡器(VCO)集成电路的框图；