[发明专利]基于阱内高压高精度多晶电阻的降压分压偏置电路

说明书

本发明公开了一种基于阱内高压高精度多晶电阻的降压分压偏置电路。偏置电路包括：2个高耐压高精度的多晶电阻分压电路和、电压自偏置电路和、双极型复合管、串联分压管、串联电阻分压电路和电流偏置电路；2个高耐压高精度的多晶电阻分压电路串联，用于从高压端口VDD获取高压，并分压降压后得到采样电压VK；采样电压VK经过电压自偏置电路和稳压后产生稳定的电压VQ；稳定电压VQ经过双极型复合管和串联分压管进行电压降压微调后，输出恒定的低压偏置电压VCC；恒定的偏置电压VCC经过串联电阻分压电路分压后，获得多种取值的参考电压VREF；同时电流偏置电路利用恒定的偏置电压VCC产生多路的稳定偏置电流IBAS。整个偏置电路网络提高了电路的集成度，缩小芯片面积，降低成本。

技术领域

本发明属于模拟集成电路技术领域，具体涉及一种基于阱内高压高精度多晶电阻的降压分压偏置电路。

背景技术

在集成电路系统中，普遍含有偏置网络。偏置网络的作用就是给电路内部其他模块提供稳定的偏置电压或偏置电流，以使电路各个模块能良好地工作。然而，在一般的偏置网络中，偏置网络的电源电压直接决定了内部电路器件的工艺选择。因此，电路内部器件的工艺所能提供的耐压要求与电源电压的大小必须相匹配。如今比较流行的高压BCD工艺，耐压可达几十伏特；而对于上百伏特甚至几百伏特的电压，只能通过特殊的器件来实现，比如采用耐高压LDMOS、LDDMOS、VDMOS及IGBT等等。这些特殊的工艺器件，采用了全新技术，是近年来热门的耐超高压器件。但正是由于它们工艺的特殊性，与普通的高压BCD工艺(耐压几十伏特)相比，使得其工艺制造成本较高，器件尺寸和芯片面积较大，不利于系统集成和缩小。另外，也有些集成电路系统内部是较低电压工作，但其采样端口通常是几十伏特甚至几百伏特的高压。这类高压采样端口的实现方式，通常是采用外部焊接色环电阻(或其他形式的外部电阻)组成的分压降压网络后，获得较低的采样电压，再输入给采样端口。但这样就不能实现采样电阻部分的集成，增大了整个电路系统板的面积；而且外部电阻的精度也不能得到有效的保证。还有就是，采用上述方法实现的降压电路网络，通常电路内部器件较多，电路结构复杂，增大了电路的规模，使得芯片面积必然较大。因而，寻找一种能集成的耐高压高精度的电阻分压网络，并利用现有的普通高压BCD工艺，实现简易化的降压分压偏置电路(或采样电路)势在必行，这样不仅能够降低工艺制造的成本，还能简化系统偏置结构，优化系统电路，缩小芯片面积。

然而，现有的耐高压多晶电阻，一般是生长在诸如二氧化硅薄膜上；同时为了增大耐压，会在氧化物薄膜下方的衬底上通过掺杂形成一个隔离阱，而多晶硅电阻是生长在氧化物薄膜上的，是同MOS器件的栅极是在同一层中，它们的生长方式一致。因此，MOS栅极多晶生长的不准确性和多晶硅电阻一致，使得多晶硅电阻的精度受到影响。另一方面，现有的多晶电阻用来做熔断器使用时，该多晶电阻通常做得较厚，这难以维持硅化区和非硅化区的厚度，给降低栅极高度带来困难。因而需要一种改进型的多晶硅电阻器件结构，来增强电阻的精度和高耐压特性，同时降低栅极高度。

发明内容

为了解决现有技术的问题，本发明实施例提供了一种基于阱内高压高精度多晶电阻的降压分压偏置电路。所述技术方案如下：

第一方面，提供了一种基于阱内高压高精度多晶电阻的降压分压偏置电路，所述偏置电路：2个高耐压高精度的多晶电阻分压电路11和12、电压自偏置电路13和14、双极型复合管15、串联分压管16、串联电阻分压电路17和电流偏置电路18；所述高耐压高精度的多晶电阻分压电路11与所述高耐压高精度的多晶电阻分压电路12串联，用于从高压端口VDD获取高压，并分压降压后得到采样电压VK；采样电压VK经过电压自偏置电路13和14稳压后产生稳定的电压VQ；稳定电压VQ经过双极型复合管15和串联分压管16进行电压降压微调后，输出恒定的低压偏置电压VCC；恒定的偏置电压VCC经过串联电阻分压电路17分压后，获得多种取值的参考电压VREF；同时电流偏置电路18利用恒定的偏置电压VCC产生多路的稳定偏置电流IBAS。

可选的，每个高耐压高精度的多晶电阻分压电路包括多个串联的高耐压高精度的多晶电阻，且每个高耐压高精度的多晶电阻分压电路中串联的多晶电阻的个数相同或者不同。