[发明专利]一种基于CMOS工艺平台的氧化物忆阻器及其制备方法

说明书

本发明公开了一种基于CMOS工艺平台的氧化物忆阻器及其制备方法，在不影响CMOS电路性能和可靠性的前提下，通过专门设计的工艺流程在片上集成性能良好、稳定的忆阻器，解决了忆阻器阵列与传统CMOS电路集成的问题，并可有效解决置位过冲电压和泄露电流的问题。通过本发明的方法可以利用忆阻器的高集成度、低功耗等特性来制作阻变存储芯片，更进一步可利用忆阻器的缓变特性等来实现AI芯片的制作，对未来阻变存储器芯片和基于阻变存储器的AI芯片研究都有着重要的意义。

技术领域

本发明属于半导体(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成电路技术领域，具体涉及一种兼容现有CMOS工艺并与CMOS集成的忆阻器(resistive random access memory)及其制备方法。

背景技术

近年来，随着人工智能技术的飞速发展，对低功耗、高速度和高并行度的计算资源的需求不断提高，占当前市场主要份额的图形处理器(GPU)由于成本和功耗方面的限制，已经不能完全满足适用于神经网络加速算法的芯片发展的要求。

新兴忆阻器在人工智能领域得到了广泛的关注，人工智能领域中广泛用到神经网络加速算法，其中包括大量的矩阵乘法运算，占用大量计算资源，而阻变存储器阵列可以非常高效地解决矩阵乘法运算的问题。忆阻器依靠在不同外加电压激励下实现高阻态(“0”状态)和低阻态(“1”状态)之间可逆的状态转换，在撤除电压激励后可以保持高阻态和低阻态，从而实现数据的非易失性存储。如果将忆阻器集成在阵列上，通过在不同阻值的忆阻器单元上加上电压，并收集得到的电流，可以以很低的代价、很高的速度来实现矩阵乘法的功能。但是单独的忆阻器阵列存在置位过冲电压和泄露电流的问题，因此，如何制作MOSFET和忆阻器串联单元(1T1R)以实现抑制过冲电压和泄露电流便成为了一个急需解决的问题。

发明内容

本发明提出了一种基于传统CMOS工艺实现的MOSFET和氧化物忆阻器串联单元(1T1R)与逻辑引出孔结构及其制备方法，通过专门设计的工艺流程在不影响CMOS电路性能和可靠性的前提下，在片上集成性能良好、稳定的忆阻器，这一结构解决了忆阻器阵列与传统CMOS电路集成的问题，并可有效解决置位过冲电压和泄露电流的问题。

本发明采用的技术方案如下：

一种基于CMOS工艺平台的氧化物忆阻器或其阵列，包括位于传统CMOS电路层上方的上、中、下三个介质层，其中，三个介质层两两之间由金属阻挡层隔开；下方介质层中有两类沟道，沟道内填满金属层，在金属层与沟道壁之间设有黏附层；中间介质层中有两类沟道，分别正对于下方介质层中的两类沟道，两类沟道均填满金属层，在金属层与沟道壁之间设有黏附层，两类沟道的底部黏附层与下方介质层沟道的金属层直接相连；上方介质层中有两类沟道，分别正对于中间介质层的两类沟道，两类沟道均填满金属层，在金属层与沟道壁之间设有黏附层，其中一类沟道的底部黏附层与位于其正下方的中间介质层沟道之间设有阻变层，另一类沟道的底部黏附层与位于其正下方的中间介质层沟道的金属层直接相连。

上述基于CMOS工艺平台的氧化物忆阻器或其阵列中，下方介质层中的沟道由位于下方的小通孔和位于上方的大通孔两部分构成。

上述基于CMOS工艺平台的氧化物忆阻器或其阵列中，中间和上方介质层的厚度均优选为100～500nm，黏附层的厚度优选为1～10nm，金属阻挡层的厚度优选为5～50nm，阻变层的厚度优选为1～50nm。

所述阻变层由单层或多层复合材料薄膜组成，通常为金属和金属氧化物的复合材料薄膜。

本发明还提供了上述基于CMOS工艺平台的氧化物忆阻器或其阵列的制备方法，包括以下步骤：

1)在下层CMOS电路层上形成下方介质层；

2)通过两次光刻和刻蚀在下方介质层中形成两类沟槽，并在两类沟槽内依次生长黏附层和填充金属层，然后抛光表面，获得两类金属通孔；