[发明专利]一种3D堆叠的图像传感器

说明书

本发明公开了一种3D堆叠的图像传感器，包括像素阵列、模数转换单元阵列以及存储器阵列。所述图像传感器由上下堆叠的上层芯片和下层芯片组成。所述像素阵列包括多个像素单元，用于将光信号转换为模拟电信号，其位于所述上层芯片。所述模数转换单元阵列包括多个模数转换单元，用于将所述模拟电信号转换为数字电信号，其位于所述下层芯片。所述存储器阵列包括存储单元阵列和逻辑电路阵列，所述存储单元阵列包括多个用于存储经转换的数字电信号的存储单元，所述逻辑电路阵列包括多个用于控制所述多个存储单元读出和写入的逻辑电路。其中所述存储单元阵列位于所述上层芯片且位于所述像素阵列下方，所述存储器阵列的逻辑电路阵列位于所述上层芯片或所述下层芯片。本发明能够提升图像传感器帧率。

技术领域

本发明涉及集成电路设计领域，特别涉及一种3D堆叠的CMOS图像传感器。

背景技术

随着CMOS集成电路工艺的发展，电子产品在日常生活中的应用越来越广泛，图像传感器作为电子产品的信息采集端口，为日常生活、交通、航空航天研究、AI智能应用等各个领域的发展提供了必不可少的技术支持。在实际应用中，高帧率的图像传感器能够提供更为精确实时的图像信息，能在智能驾驶、快速识别、精确捕捉等领域发挥重要作用。但在现有产品中，由于图像数据逐行读出传输，图像传感器的帧率由每行数据转化读出时间和行数决定，对于目前的高清大像素阵列，由于行时间和总行数的制约导致帧率受到较大限制。

高集成度和低成本一直是集成电路芯片设计领域发展的重要趋势，高集成度的实现除了从工艺上不断缩小尺寸和电路设计的精简，现有的另一个技术是采用3D堆叠技术，尤其是在CMOS图像传感器领域，3D堆叠工艺能够实现高集成度和高填充率，提供较好的成像性能。但现有的3D堆叠架构，手机等智能设备中常用的3D堆叠架构为上下两层芯片堆叠而成(如图1所示)，其中上层芯片为像素阵列，下层芯片为驱动读出等逻辑电路，两层芯片中间通过键合或互连连接。然而，现在的双层3D堆叠芯片仍然采用逐行或者分组多行读出的方式，由于数据传输速度比较慢，在前一帧图像曝光后必须等数据传输完毕后才能进行下一帧图像的数据传输，因此现有的双层3D堆叠芯片虽然集成度提高，但受限于芯片面积，帧率并没有较大提升。

发明内容

本发明的主要目的在于克服现有技术的缺陷，提供一种基于3D堆叠的高帧率图像传感器。

为达成上述目的，本发明提供一种3D堆叠的图像传感器，包括像素阵列、模数转换单元阵列以及存储器阵列。所述图像传感器由上下堆叠的上层芯片和下层芯片组成；所述像素阵列包括多个像素单元，用于将光信号转换为模拟电信号，其位于所述上层芯片；所述模数转换单元阵列包括多个模数转换单元，用于将所述模拟电信号转换为数字电信号，其位于所述下层芯片；所述存储器阵列，其包括存储单元阵列和逻辑电路阵列，所述存储单元阵列包括多个用于存储所述数字电信号的存储单元，所述逻辑电路阵列包括多个用于控制多个所述存储单元读出和写入的逻辑电路；其中所述存储单元阵列位于所述上层芯片且位于所述像素阵列下方，所述存储器阵列的逻辑电路阵列位于所述上层芯片或所述下层芯片。

优选地，所述存储单元阵列通过背照式工艺外延生长于所述像素阵列的下方。

优选地，每一个像素单元对应一个模数转换单元和一个存储器，每个存储器包括至少一个存储单元和至少一个逻辑电路。

优选地，所述存储单元为阻变式存储单元。

优选地，所述存储器阵列的逻辑电路阵列位于所述上层芯片，所述逻辑电路阵列通过混合键合与所述模数转换单元阵列连接。

优选地，所述存储器阵列的逻辑电路阵列位于所述下层芯片，所述逻辑电路阵列通过混合键合与所述存储单元阵列连接。

优选地，所述像素阵列通过混合键合与所述模数转换单元阵列连接。