[发明专利]带有分段集电极的内部堆叠的NPN

说明书

本申请公开带有分段集电极的内部堆叠的NPN。集成电路(100)包括堆叠的NPN(104)，其具有连接到下部NPN(108)的上部NPN(106)。上部NPN(106)包括上部集电极(110)、上部基极(112)和上部发射极(114)。下部NPN(108)包括下部集电极(116)、下部基极(118)和下部发射极(120)。上部集电极(110)包括在下部发射极(120)的相对侧上的集电极段(122)、(124)。集电极段(122)、(124)由集电极分隔器(126)、(132)横向分隔，集电极分隔器(126)、(132)与集电极段(126)、(132)中的定向方向(128)对齐。上部集电极(110)不具有与定向方向(128)交叉的集电极分隔器。

技术领域

本公开涉及集成电路领域。更具体地，本公开涉及集成电路中的堆叠的NPN双极晶体管对。

背景技术

集成电路可以包括钳位电路，以减小受保护线路上的电压应力，例如，在静电放电(ESD)事件期间。钳位电路可以包括堆叠的NPN双极晶体管对(堆叠的NPN)，其具有与下部NPN双极晶体管(下部NPN)串联的上部NPN双极晶体管(上部NPN)，其中上部NPN的集电极耦合到受保护线路，上部NPN的发射极耦合到下部NPN的集电极，并且下部NPN的发射极耦合到集成电路的接地节点。钳位电路的期望特性可以包括ESD事件期间的低电阻和均匀电流分布、堆叠的NPN的低面积和一致的击穿电压。集成电路可以包括模拟电路，并且可以包括互补金属氧化物半导体(CMOS)晶体管的逻辑电路，并且可能希望将钳位电路集成在集成电路中而不引入额外的工艺步骤。然而，在集成电路配置中，在具有先进CMOS晶体管的集成电路中实现该电阻值、电流均匀性和击穿电压是具有挑战性的。

发明内容

本公开引入了一种集成电路，该集成电路包括堆叠的NPN双极晶体管对(堆叠的NPN)，其具有连接到下部NPN双极晶体管(下部NPN)的上部NPN双极晶体管(上部NPN)。上部NPN包括集电极(上部集电极)、基极(上部基极)和发射极(上部发射极)。下部NPN包括集电极(下部集电极)、基极(下部基极)和发射极(下部发射极)。上部发射极耦合到下部集电极。

上部集电极包括集电极段。每个集电极段具有指向下部发射极的定向方向。集电极段由集电极分隔器横向分隔。每个集电极分隔器与相邻集电极段的定向方向对齐。集电极分隔器阻止上部集电极中的与集电极分隔器交叉流动的电流。每个集电极段沿着通过该集电极段的定向方向是连续的。也就是说，上部集电极不具有与定向方向交叉的集电极分隔器。集电极段位于下部发射极的至少两个相对侧上。公开了一种形成集成电路的方法。

附图说明

图1A和图1B是包括堆叠的NPN的示例集成电路的视图。

图2A至图2F是包括堆叠的NPN的集成电路的横截面，其以示例形成方法的阶段进行描绘。

图3是包括堆叠的NPN的另一示例集成电路的顶视图。

具体实施方式

参考附图描述本公开。附图未按比例绘制，并且它们仅被提供用于说明本公开。下面参考用于说明的示例应用来描述本公开的若干方面。应该理解，阐述了许多具体细节、关系和方法以提供对本公开的理解。本公开不限于所说明的动作或事件的排序，因为一些动作可以以不同的顺序发生和/或与其他动作或事件同时发生。此外，并非所有说明的动作或事件都是实现根据本公开的方法所必需的。

集成电路包括具有第一NPN(下文中称为上部NPN)的堆叠的NPN，上部NPN连接到第二NPN(下文称为下部NPN)。上部NPN包括第一集电极(下文称为上部集电极)、第一基极(下文称为上部基极)和第一发射极(下文称为上部发射极)。下部NPN包括第二集电极(下文称为下部集电极)、第二基极(下文称为下部基极)和第二发射极(下文称为下部发射极)。上部发射极可以与下部集电极邻接。堆叠的NPN可以是受保护线路和接地线之间的钳位电路的一部分，以，例如，在ESD事件期间减小受保护线路上的电压应力。