[发明专利]半导体器件

说明书

本公开提供了一种能够利用简单方法实现稳定数据通信的半导体器件。该半导体器件包括：多条信号线；驱动器电路，对应于所述信号线而设置并且通过驱动所述信号线中的每个信号线来并行传输多个数据；多个延迟电路，对应于所述信号线中的每个信号线而设置并且可以可变地设定传输到所述信号线的数据的延迟量；以及定时调节电路，用于基于所述信号线中的相邻信号线的数据来设定对应信号线的延迟量。

相关申请的交叉引用

2017年12月21日提交的日本专利申请No.2017-245271的公开内容，包括说明书、附图和摘要，通过引用整体并入本文。

技术领域

本公开涉及当应用于半导体器件时有效的技术，半导体器件例如是具有并行接口的电路。

背景技术

随着信息处理技术的进步，能够实现高速和低功耗的半导体器件变得越来越流行。

在这种半导体器件中，例如，已知有关基于数据选通信号(DQS)以实现高速数据通信的半导体存储器件的技术。

作为基于数据选通信号(DQS)的半导体存储器件的示例，存在具有Gbps频带的数据传输速率的半导体存储器件，例如DDR4SDRAM(双倍数据速率4同步DRAM)。

通常，在这种高速半导体存储器件和中央处理单元(CPU)之间提供存储器接口。

在这方面，公开了一种技术，其由于数据的波动而执行同步定时的校准(专利文献1：日本未审查专利申请公开No.2010-86246)。

发明内容

另一方面，在并行接口的情况下，由于相邻信号线之间的串扰的影响，可能发生信号延迟。该信号延迟导致同步定时的偏差，因此是实现高速的重要问题。

已经做出本公开以解决上述问题，并且本公开的目的是提供一种能够利用简单方法实现稳定数据通信的半导体器件。

根据本说明书和附图的描述，其他目的和新颖特征将是显而易见的。

根据本公开的一个方面的半导体器件包括：多条信号线；以及与信号线对应地设置的驱动器电路，以通过驱动每条信号线来并行地传输多个数据。此外，半导体器件还包括：多个延迟电路，其对应于每条信号线而设置，并且可以可变地设定传输到信号线的数据的延迟量；以及定时调节电路，用于基于信号线中相邻信号线的数据来设定对应信号线的延迟量。

根据实施例，半导体器件可以用简单的方法实现稳定的数据通信。

附图说明

图1是示出基于第一实施例的半导体器件1的配置的图；

图2是基于第一实施例的接口电路的定时图；

图3是示出基于第一实施例的定时调节电路200关于数据D1的调节表的示例的图；

图4A和图4B是示出基于第一实施例的调节值之间的关系的图；

图5是示出基于第二实施例的半导体器件1#的配置的图；和

图6是基于第二实施例的接口电路的定时图。

具体实施方式

将参考附图详细描述本公开的优选实施例。应注意，在整个附图中，相同或相应的部件由相同的附图标记表示，因此将不再重复其描述。

第一实施例

图1是示出基于第一实施例的半导体器件1的配置的图。

如图1所示，半导体器件1包括接口电路。

更具体地，将描述并行接口电路。