[发明专利]用于可测性设计的时钟网络结构

说明书

本发明提供一种用于可测性设计的时钟网络结构。所述可测性设计的时钟网络结构包括顶层控制单元和模块控制单元，所述顶层控制单元由PLL时钟以及PLL分频时钟对应的时钟控制单元组成，所述模块控制单元由测试模块内部的时钟控制单元组成；所述顶层控制单元用于提供所述模块控制单元的时钟来源以及所述测试模块连接的时钟，所述模块控制单元用于提供所述测试模块内部逻辑结构测试的时钟。本发明能够根据测试目标在前期进行层次化网络设计，针对不同的测试模式进行灵活控制，便于设计人员管理和配置时钟。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种用于可测性设计的时钟网络结构。

背景技术

随着半导体集成电路的高速发展，数字芯片规模不断增大，可测性设计(Designfor Test)越来越受到芯片设计人员的重视。

在可测性设计中，测试时钟与正常工作时钟走的路径不同，在进行可测性设计时，需要增加额外逻辑，对时钟进行控制，使其在测试时能够产生期望的波形。比如对于扫描测试(san_test)来说，在移位阶段(shift)需要使用外部管脚进来的慢速时钟(shift_clk)，在捕获阶段(capture)要根据测试模式的不同采用不同的时钟。对于固定故障扫描测试(stuck_at_test)，捕获阶段需要使用慢速时钟，对于跳变延时故障测试(transition_test)，捕获阶段需要使用快速时钟。

跳变延时故障测试的扫描时钟如图1所示，当se为1时，进入移位模式，扫描时钟为慢速时钟。当se为“0”时，进入捕获阶段，此阶段扫描时钟为连续两拍的快速时钟。

通过对以上可测性设计时对扫描时钟的分析可以知道，在可测性设计时，时钟需要不停的切换，同时，还需要根据要求产生固定数量和形状的时钟脉冲，如图1所示的两拍连续快速时钟。在实际中，无论是从管脚输入的测试时钟，还是内部晶振产生的时钟都是连续时钟，因而，要得到特定的波形，需要在时钟网络中增加控制模块。

外部时钟(如shift_clk)、晶振、锁相环(PLL)和时钟控制模块构成了时钟网络。

目前的可测性时钟网络结构设计中，对于小规模芯片来说，一般直接在芯片顶层的时钟模块里，针对不同的时钟加入门控逻辑和控制电路，时钟经过控制模块的处理后分配给不同的模块。如图2所示的时钟网络1，时钟控制模块全部分布在时钟产生模块(ClockGeneration Module，简称CKGEN)。当模块内部的时钟域比较复杂的时候，在进行可测试设计时，一般是在子模块内根据不同的时钟域，增加门控逻辑和其他控制电路。如图3所示的时钟网络2，时钟控制模块分布在不同的模块里，如module1、module2。

目前对于时钟网络的研究，主要集中在用于正常工作的时钟网络拓扑结构研究，比如传统对称的H树结构、主流的缓冲二叉树结构或新型的网格型结构等。但是对于可测性设计的时钟网络来说，网络结构一般比较简单。

如上述提供的时钟网络结构中，时钟网络1是在顶层划分时钟，时钟从控制单元出来后，分配给不同的模块。时钟网络2是根据模块进行划分，在每个模块里面针对不同的时钟增加控制单元。这两种不同的时钟网络结构可以用于不同的测试模式。当时钟数目少，时钟比较简单的时候，由于一个时钟可能供给多个模块，采用时钟网络1就比较方便，且增加逻辑比较少。但是当时钟数目比较多的时候，采用时钟网络2就比较方便，可以在模块设计时把相应的时钟网络添加进去，设计方便。

但是，当数字集成电路规模十分大的时候，模块数目多，时钟复杂，上述可测性时钟设计网络结构就不能满足实际的需要。而且大规模数字集成电路设计中，除了需要对各模块内部进行测试，还需要对模块连接进行测试。上述结构就有局限性，不能满足要求。

发明内容

本发明提供的用于可测性设计的时钟网络结构，能够根据测试目标在前期进行层次化网络设计，针对不同的测试模式进行灵活控制，便于设计人员管理和配置时钟。