[发明专利]乘法器、数据处理方法、芯片及电子设备

说明书

本申请提供一种乘法器、数据处理方法、芯片及电子设备，所述乘法器包括：编码电路和修正累加电路，所述编码电路的输出端与所述修正累加电路的输入端连接，该乘法器能够保证在消除符号位扩展处理的基础上，提高乘法运算结果的准确性，有效降低乘法器的功耗。

技术领域

本发明涉及计算机技术领域，特别是涉及一种乘法器、数据处理方法、芯片及电子设备。

背景技术

随着数字电子技术的不断发展，各类人工智能(Artificial Intelligence，AI)芯片的快速发展对于高性能数字乘法器的要求也越来越高。神经网络算法作为智能芯片广泛应用的算法之一，通过乘法器进行乘法运算在神经网络算法中是一种常见的操作。

传统的乘法器，是采用布斯算法求取部分积，通过华莱士树电路进行部分积的压缩，然后用一个对应位宽的加法器进行对压缩结果进行累计并输出目标的结果。其中，在布斯算法中需要对每个部分积进行符号位扩展，所以部分积生成电路和压缩树电路中都需要有对应的符号位扩展处理电路。

但是，传统技术中，符号位扩展处理电路会导致乘法器产生较多功耗。

发明内容

基于此，有必要针对上述技术问题，提供一种乘法器、数据处理方法、芯片及电子设备。

本发明实施例提供一种乘法器，所述乘法器包括：编码电路和修正累加电路；其中，所述编码电路的输出端与所述修正累加电路的输入端连接所述编码电路用于对接收到的数据进行编码处理得到消除符号位扩展后的部分积，所述修正累加电路用于对消除符号位扩展后的部分积进行修正累加处理。

在其中一个实施例中，所述编码电路包括：布斯编码处理单元和部分积获取单元，所述布斯编码处理单元的输出端与所述部分积获取单元的输入端连接；其中，所述布斯编码处理单元用于对接收到的数据进行布斯编码处理得到编码信号，所述部分积获取单元用于根据编码信号得到原始部分积，并根据所述原始部分积进行算术运算处理及判断处理。

在其中一个实施例中，所述布斯编码处理单元包括：数据输入端口和编码信号输出端口；所述数据输入端口用于接收进行布斯编码处理的数据，所述编码信号输出端口用于输出对接收到的数据进行布斯编码处理后得到的编码信号。

在其中一个实施例中，所述部分积获取单元具体用于根据编码信号得到原始部分积，并根据原始部分积的高两位数值进行二进制加法运算处理及所述判断处理，得到消除符号位扩展后的部分积。

在其中一个实施例中，所述部分积获取单元包括：第一全加器。

在其中一个实施例中，所述部分积获取单元包括：编码信号输入端口、数据输入端口以及部分积输出端口；所述编码信号输入端口用于接收编码信号，数据输入端口用于接收数据，部分积输出端口用于输出根据编码信号与接收到的数据获取的消除符号位扩展后的部分积。

在其中一个实施例中，所述修正累加电路包括：第二全加器，所述第二全加器用于对接收到的所述原始部分积进行修正累加处理。

本实施例提供的一种乘法器，通过编码电路对接收到的数据进行布斯编码处理处理，得到原始部分积，并对原始部分积的高两位数值进行加法运算处理及判断处理，以实现消除符号位扩展处理，得到消除符号位扩展后的部分积，最后通过修正累加电路对消除符号位扩展后的部分积进行修正累加处理，得到目标乘法运算的结果，从而消除符号位的扩展，有效降低乘法器的功耗。

本发明实施例提供一种数据处理方法，所述方法包括：

接收待处理的数据；

对待处理的所述数据进行编码，得到编码结果，并根据待处理的所述数据及所述编码结果得到消除符号位扩展后的部分积；

对所述消除符号位扩展后的部分积进行修正累加处理，得到运算结果。