[发明专利]总线编码发送电路和方法、总线传输系统

说明书

本发明提供一种总线编码发送电路和方法、总线传输系统。该电路包括：依次连接的相位整理单元和延迟处理单元；其中，相位整理单元，用于将初始总线信号中各个信号位的初始相位整理成相同的初始相位；并向延迟处理单元发送整理后的总线信号；延迟处理单元，用于对整理后的总线信号中各个信号位进行分组；并对分组后的总线信号中各组信号位按照将每一信号位组中各个信号位分别对应的延时时长设置为不同、且各个信号位组中首个信号位对应的延时时长设置为相同的预设延迟方式进行延迟；并向总线解码接收电路发送延迟后的总线信号。本发明在布线资源需求不变的前提下，避免了最坏串扰情况的发生，降低了串扰带来的传输延迟。

技术领域

本发明涉及微电子技术领域，尤其涉及一种总线编码发送电路和方法、总线传输系统。

背景技术

在集成电路设计中，传输一个多位数据的信号时，如16位数据或32位数据的信号等，常常采用总线方式进行传输。由于总线是信号线的集合，一个信号线传输一位数据，因此，通过一组信号线可以传输多位数据的信号，通常称该信号为总线信号。

与一位数据的信号的传输方式不同，传输总线信号的各个信号线的排布相对密集和整齐，且各个信号线的长度相当，周围电磁环境相似，有利于总线信号从发送端发出后，在相同时刻达到多个接收端，具有一致性。然而，在一组信号线中，随着相邻信号线之间的距离以及信号线宽高比的减小，使得相邻信号线之间的耦合电容Ci已接近甚至远大于接地电容Cl，且不断增加的耦合电容Ci会使得相邻信号线上传输的信号位(本文中，一个信号位指的是一位数据)的相位发生跳变，从而产生严重的串扰。这种串扰尤其是最坏情况串扰已成为影响总线信号的时序及时钟周期的主要因素，而总线信号的时序及时钟周期所发生的串扰易导致集成电路功能下降及功能出错；同时，该串扰还会增加各个信号线上所传输数据的功耗和噪声。其中，最坏情况串扰是指1+3λ和1+4λ这两者串扰，λ为串扰引入的延迟常数，且λ＝Ci/Cl。这样，消除最坏情况串扰对各个信号线上所传输数据的延迟、功耗及噪声的影响，在高性能集成电路设计中是必须考虑的一个问题。

现有技术中，常常采用增大线间距、空间编码和总线编码这三种编码方法来消除最坏串扰。其中，增大相邻信号线的间距能够减小耦合电容，进而能够降低串扰，具体可在布线中，强行规定各个信号线的间距，但会占用过多的走线资源，不适用有布线资源限制的集成电路；空间编码是在每个信号线的两侧并行排布一条屏蔽线，以阻挡其他信号线的串扰侵入，但信号线和屏蔽线之间仍会存在耦合电容；总线编码通常基于最差向量理论，在发送端增加一个编码器，该编码器在传输总线信号的过程中会出现的最坏向量(即相邻信号线分别传输的信号位同时反向跳变的情况)，通过总线编码的方式处理为非最坏向量，但通过总线编码的方式在消除总线串扰的同时仍会增加冗余信号线，进而占用过多走线资源。

因此，现亟需一种能够在不增加走线资源的前提下降低串扰的总线编码发送方法。

发明内容

本发明提供一种总线编码发送电路和方法、总线传输系统，以实现在不增加走线资源的前提下能够降低各信号位之间的串扰以及串扰带来的传输延迟等影响。

第一方面，本发明提供一种总线编码发送电路，包括：

依次连接的相位整理单元和延迟处理单元；

其中，所述相位整理单元，用于将初始总线信号中各个信号位的初始相位整理成相同的初始相位；并向所述延迟处理单元发送整理后的总线信号；

所述延迟处理单元，用于对所述整理后的总线信号中各个信号位进行分组，得到分组后的总线信号，并对分组后的总线信号按照预设延迟方式进行延迟，得到延迟后的总线信号；以及向总线解码接收电路发送所述延迟后的总线信号；其中，所述分组后的总线信号中包括：至少两个信号位组；所述预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为不同、且各个信号位组中首个信号位对应的延时时长设置为相同的方式。