[发明专利]一种通用电子对抗设备控制架构

说明书

本发明提出一种通用电子对抗设备控制架构。包括DSP控制板和若干FPGA处理板；FPGA处理芯片内部设置若干功能子模块以及协处理CPU、EMIF总线收发模块、RapidIO总线收发模块；DSP处理芯片与FPGA处理芯片之间采用RapidIO总线和EMIF总线完成信息交互；FPGA处理芯片内部互联总线由三个主控作为命令发起者，分别为RapidIO总线、EMIF总线、协处理CPU；所述FPGA处理板包括若干FPGA处理芯片和一个RapidIO交换机；FPGA处理芯片之间采用互联总线桥接，各FPGA处理芯片均与FPGA处理板内部的RapidIO交换机连接；各FPGA处理板内部的RapidIO交换机通过光纤或者背板与DSP控制板中的RapidIO交换机连接。本发明提高了电子对抗控制系统的通用性与可扩展性，降低控制信息延迟。

技术领域

本发明属于软件无线电技术领域，具体涉及一种通用电子对抗设备控制架构。

背景技术

近年来，通信、雷达与电子对抗领域飞速发展。通用低延时大带宽的数据控制及交换的需求逐步上升，尤其是对于数据处理延迟与带宽要求苛刻的电子对抗设备，其往往需要在短时间内采集与处理大量的高精度数据，这就要求实时地完成对超宽带数据的控制、交换与处理。随着处理芯片在运行速度及传输带宽等特性上的飞跃发展。基于FPGA与DSP相结合的控制架构是一种完全可以满足当前需求的解决方案。但目前的FPGA与DSP的互联结构单一，通用性较差。DSP很难直接控制FPGA的内部的各子模块完成数据实时的控制与交互，均需要FPGA内专用的模块完成桥接，造成的了数据控制与处理时间的延长，各模块内信息不能有效的交互，可扩展性差。不同设备需要各自的专用控制处理架构，导致设备增加了研发的时间成本与技术风险。

发明内容

本发明提出一种通用电子对抗设备控制架构，在原有控制架构基础上，采用处理芯片间高速互联总线与芯片内部高速总线桥接的方法，通过功能划分使得各个模块协同工作，提高了电子对抗控制系统的通用性与可扩展性，降低控制信息延迟，提高了数据传输与处理的能力。

为了解决上述技术问题，本发明提供一种通用电子对抗设备控制架构，包括DSP控制板和若干FPGA处理板，所述DSP控制板包括DSP处理芯片、FPGA处理芯片以及RapidIO交换机；FPGA处理芯片内部设置若干功能子模块以及协处理CPU、EMIF总线收发模块、RapidIO总线收发模块；功能子模块以及协处理CPU、EMIF总线收发模块、RapidIO总线收发模块均与FPGA处理芯片的内部互联总线连接；DSP处理芯片与FPGA处理芯片之间采用RapidIO总线和EMIF总线完成信息交互；FPGA处理芯片内部互联总线由三个主控作为命令发起者，分别为RapidIO总线、EMIF总线、协处理CPU；所述FPGA处理板包括若干FPGA处理芯片和一个RapidIO交换机；各FPGA处理芯片内部设置若干功能子模块以及协处理CPU、RapidIO总线收发模块；各功能子模块、协处理CPU以及RapidIO总线收发模块均与FPGA处理芯片的内部互联总线连接；FPGA处理芯片之间采用互联总线桥接，各FPGA处理芯片均与FPGA处理板内部的RapidIO交换机连接；各FPGA处理板内部的RapidIO交换机通过光纤或者背板与DSP控制板中的RapidIO交换机连接。

进一步，在所述DSP控制板中，RapidIO总线用于FPGA处理芯片与DSP处理芯片之间带宽数据的交互；EMIF总线用于控制命令收发；协处理CPU完成FPGA处理芯片内部的控制与初始化。

进一步，在所述DSP控制板中，所述三个主控均通过RapidIO总线桥接后直接控制FPGA处理芯片内的各功能子模块。

进一步，所述功能子模块为Aurora协议、算法处理模块、JESD204B协议、UART模块、存储控制器以及寄存器控制模块中的一个或者多个；其中，Aurora协议用于FPGA处理芯片间控制信息交互；JESD204B协议用于FPGA处理芯片间带宽数据交互；UART模块用于FPGA处理芯片调试信息的读写与监视；存储控制器用于控制外部存储器件完成数据的存储和初始化数据加载；寄存器控制模块用于完成算法处理模块的控制与监视。