[发明专利]一种通用电子对抗设备控制架构

权利要求书

1.一种通用电子对抗设备控制架构，包括DSP控制板和若干FPGA处理板，其特征在于，

所述DSP控制板包括DSP处理芯片、FPGA处理芯片以及RapidIO交换机；FPGA处理芯片内部设置若干功能子模块以及协处理CPU、EMIF总线收发模块、RapidIO总线收发模块；功能子模块以及协处理CPU、EMIF总线收发模块、RapidIO总线收发模块均与FPGA处理芯片的内部互联总线连接；DSP处理芯片与FPGA处理芯片之间采用RapidIO总线和EMIF总线完成信息交互；FPGA处理芯片内部互联总线由三个主控作为命令发起者，分别为RapidIO总线、EMIF总线、协处理CPU；

所述FPGA处理板包括若干FPGA处理芯片和一个RapidIO交换机；各FPGA处理芯片内部设置若干功能子模块以及协处理CPU、RapidIO总线收发模块；各功能子模块、协处理CPU以及RapidIO总线收发模块均与FPGA处理芯片的内部互联总线连接；FPGA处理芯片之间采用互联总线桥接，各FPGA处理芯片均与FPGA处理板内部的RapidIO交换机连接；

各FPGA处理板内部的RapidIO交换机通过光纤或者背板与DSP控制板中的RapidIO交换机连接。

2.如权利要求1所述的通用电子对抗设备控制架构，其特征在于，在所述DSP控制板中，RapidIO总线用于FPGA处理芯片与DSP处理芯片之间带宽数据的交互；EMIF总线用于控制命令收发；协处理CPU完成FPGA处理芯片内部的控制与初始化。

3.如权利要求1所述的通用电子对抗设备控制架构，其特征在于，在所述DSP控制板中，所述三个主控均通过RapidIO总线桥接后直接控制FPGA处理芯片内的各功能子模块。

4.如权利要求1所述的通用电子对抗设备控制架构，其特征在于，所述DSP控制板中FPGA处理芯片的功能子模块和FPGA处理板中FPGA处理芯片的功能子模块为Aurora协议、算法处理模块、JESD204B协议、UART模块、存储控制器以及寄存器控制模块中的一个或者多个；其中，Aurora协议用于FPGA处理芯片间控制信息交互；JESD204B协议用于FPGA处理芯片间带宽数据交互；UART模块用于FPGA处理芯片调试信息的读写与监视；存储控制器用于控制外部存储器件完成数据的存储和初始化数据加载；寄存器控制模块用于完成算法处理模块的控制与监视。

5.如权利要求1所述的通用电子对抗设备控制架构，其特征在于，电子对抗设备上电后，DSP处理芯片首先完成自身初始化，配置电子对抗设备内各RapidIO交换机并确定各个组网的FPGA处理芯片的节点ID；确认各节点配置状态正常后，初始化各FPGA处理芯片内部互联总线，并完成对各FPGA处理芯片内部的各功能子模块的地址映射；DSP处理芯片以中断方式向各FPGA处理芯片内部的协处理CPU发送初始化命令，协处理CPU完成工作后向DSP处理芯片上报所属FPGA处理芯片中各功能子模块自检状态，若自检状态正常则进入正常工作状态，否则上报故障码。

6.如权利要求1所述的通用电子对抗设备控制架构，其特征在于，FPGA内部控制流程由协处理CPU发起，协处理CPU收到DSP处理芯片发送的初始化命令后，首先释放各功能子模块复位，顺序控制各个功能子模块完成自检，读取各功能子模块自检状态寄存器，最后汇总自检状态反馈给DSP处理芯片；自检完成后，从外部存储器件中加载FPGA工作所需的初始化参数，配置算法工作所需的寄存器；FPGA处理芯片开始正常工作后，协处理CPU进入监视状态，监视各个功能子模块组件的工作状态并等待DSP处理芯片的下一个工作指令。