[发明专利]一种基于非易失性内存计算的处理单元阵列及其计算方法

说明书

一种基于非易失性内存计算的处理单元阵列及其计算方法，属于非易失性存储与计算领域，使用非易失性存储器作为内存，将整片NVM在逻辑上分为大量的子块作为处理单元的内存，每一子块都添加一个运算单元构成一个处理单元，所有的处理单元由一组控制信号统一进行控制，以SIMD的方式完成大规模并行运算；每个处理单元能够直接获取自身内存以及相邻处理单元内存中的数据以完成局部运算，并能通过整片NVM原有的读写功能获取NVM上其他位置的数据以完成全局运算。本发明能提高存储容量，减小读取数据的开销，降低存储功耗，同时减小每个处理单元的面积，从而提高处理单元阵列中的单元数量和并行度，且适用范围更广，支持局部运算和全局运算。

技术领域

本发明属于非易失性存储与计算领域，尤其涉及一种基于非易失性内存计算的处理单元阵列及其计算方法。

背景技术

处理单元阵列（processing elements array，简称PE Array）是进行大规模并行计算的重要模块，是大多数图像处理器（image processor）和视觉处理器（visionprocessor）的核心部件，在GPU和NPU（Neural Network Processing Unit，神经网络处理器）中也存在相同或相近的结构。

如文献A 1000 frames/s Vision Chip Using Scalable Pixel-Neighborhood-Level Parallel Processing（IEEE JOURNAL OF SOLID-STATE CIRCUITS，2017）、AHeterogeneous Parallel Processor for High-speed Vision Chip（IEEE Transactionson Circuits and Systems for Video Technology，2016）、A Programmable Vision ChipBased on Multiple Levels of Parallel Processors（IEEE JOURNAL OF SOLID-STATECIRCUITS，2011）等，在近十几年所提出的图像处理器和视觉处理器中，通常都采用了处理单元阵列，以SIMD（Single Instruction Multiple Data，单指令多数据流）方式实现大部分的图像处理算法，比如2D-filters， background reduction， feature fromaccelerated segment test (FAST)和local binary pattern (LBP)等算法，从而实现图像优化、压缩、分类和检测等功能。上述处理单元阵列中都包含若干个处理单元（Processing element，PE），处理单元之间相互结构独立并以片上网络互连，通常每个处理单元中主要包括一个存储模块和一个计算模块，其存储模块由SRAM构成，计算模块主要包括一个算术逻辑单元（Arithmetic Logic Unit，ALU）。由于SRAM的存储密度很低、占用芯片面积大，所以上述处理单元中的存储模块容量都较小，通常在几十字节到几百字节之间，在面对数据密集型的处理任务时，无法缓存较多的数据；同时，单个处理单元面积较大大，也会限制阵列中处理单元的数目，进而限制了处理单元阵列的并行计算能力；而相互独立的处理单元之间进行数据互通也需要较多的时间和功耗开销，因为每个处理单元只与相邻的处理单元直接相连，因此无法兼顾局部计算和全局计算。